Ѕаза знаний студента. –еферат, курсова€, контрольна€, диплом на заказ

курсовые,контрольные,дипломы,рефераты

јвтоматизаци€ проектировани€ цифровых —Ѕ»— на базе матриц ¬айнбергера и транзисторных матриц — –адиоэлектроника

ѕосмотреть видео по теме –еферата

ћј“–»„Ќџ≈ ћ» –ќѕ–ќ÷≈——ќ–џ

††††† ћатричные микропроцессоры можно рассмотреть с двух сторон: на уровне транзисторных матриц и матриц процессоров.

††††† »спользование матриц при проектировании процессоров может быть двухсторонним: матрицы транзисторов дл€ проектировани€ микропроцессоров и матрицы микропроцессоров дл€ проектировании процессорных систем.

††††† »спользование матриц при построении процессорных систем не ограничиваетс€ соединением процессоров по конвейерному принципу. ѕодобную архитектуру можно использовать также и при проектировании »— с использованием транзисторных матриц, выполненных по ћќѕ-технологии. –ассмотрим оба варианта применени€ матриц.

“–јЌ«»—“ќ–Ќџ≈ ћј“–»÷џ

†††††† —окращение сроков проектировани€ микропроцессоров и повышение надежности проектов требуют применени€ соответствующих систем автоматизации проектировани€. ќдним из самых перспективных направлений в насто€щее врем€ считаетс€ подход к сквозной автоматизации проектировани€, называемой кремниевой компил€цией, позвол€ющий исходное задание на проектирование - функциональное описание, представленное на €зыке высокого уровн€, преобразовать в топологические чертежи.  ремниевые компил€торы используют в качестве базовых регул€рные матричные структуры, хорошо приспособленные к технологии —Ѕ»—. Ѕольшое распространение получили программируемые логические матрицы (ѕЋћ) и их различные модификации. ќни ориентированы на матричную реализацию двухуровневых (», »Ћ») логических структур, а также дл€ оптимизации их параметров (площади, быстродействи€) известны различные методы. –еализаци€ многоуровневых логических структур —Ѕ»— часто опираетс€ на матричную топологию: в этом случае компил€торы генерируют топологию по ее матричному описанию.

††††† “ранзисторные матрицы

††††† ќсобым стилем реализации топологии в заказных  ћќѕ —Ѕ»— €вл€ютс€ транзисторные матрицы. ¬ лэйауте (англ. layout - детальное геометрическое описание всех слоев кристалла) транзисторных матриц все p-транзисторы располагаютс€ в верхней половине матрицы, а все n-транзисторы - в нижней. “ранзисторные матрицы имеют регул€рную структуру, которую составл€ют взаимопересекающиес€† столбцы и строки. ¬ столбцах матрицы равномерно расположены полосы поликремни€, образующие взаимосв€занные затворы транзисторов. ѕо другим полюсам транзисторы соедин€ютс€ друг с другом сегментами металлических линий, которые размещаютс€ в строках матрицы. »ногда, дл€ того чтобы соединить сток и исток транзисторов, наход€щихс€ в различных строках, ввод€т короткие вертикальные диффузионные св€зи. ¬ дальнейшем “ћ будет представл€тьс€ абстрактным лэйаутом.

†† јбстрактный лэйаут - схематический рисунок будущего кристалла, где пр€моугольники обозначают транзисторы, вертикальные линии - поликремниевые столбцы, горизонтальные - линии металла, штриховые - диффузионные св€зи, точки - места контактов, стрелки - места подключени€ транзисторов к лини€м Gnd и Vdd. ѕри переходе к послойной топологии стрелки должны быть заменены полосками в диффузионном слое, по которому осуществл€ютс€ соединени€ между строками “ћ.

††††† Ќа рис. 1.а представлена транзисторна€ схема, а на рис. 1.б - транзисторна€ матрица, реализующа€ данную схему.

††††††

††††† —имволическое представление топологии транзисторных матриц.

††††† ќдной из завершающих стадий получени€ топологии транзисторных матриц €вл€етс€ переход от символического лэйаута к топологическому описанию схемы на уровне слоев. —имволические лэйауты конструируютс€ путем размещени€ символов не решетке, котора€ служит дл€ создани€ топологии заданной схемы.  аждый символ представл€ет геометрию, котора€ может включать любое число масочных уровней. —хемотехника транзисторных матриц позвол€ет использовать небольшое число различных символов, требуемых дл€ описани€ лэйаута:

††††† N - n-канальный транзистор;

††††† P - p-канальный транзистор;

††††† + - надпересечение - металл над диффузией; металл над поликремнием; пересекающиес€ вертикальный и горизонтальный металлы;

††††† †- контакт (к поликремнию либо диффузии);

††††† ! - p-диффузи€;

††††† n-диффузи€, либо поликремний;

††††† : - металл в вертикальном направлении;

††- металл в горизонтальном направлении.

†††††  аждый символ транзистора соответствует транзистору минимального размера. ќднако ширина канала может увеличиватьс€ многократным повторением символа. “олько один символ Ђ+ї требуетс€ дл€ того, чтобы обозначить пересечение всех трех уровней взаимосв€зей: а именно, металл над диффузией, металл над поликремнием и пересекающийс€ вертикальный и горизонтальный металлы. —имвол контакта Ђ используетс€ дл€ того, чтобы определить контакт металла к поликремнию или диффузии. —имвол Ђ используетс€ дл€ представлени€ либо поликремниевых, либо n-диффузионных проводников. —имвол дл€ диффузии p-типа Ђ!ї требуетс€ дл€ различи€ ее от диффузии n-типа, котора€ может существовать в том же столбце. —имволы дл€ металла Ђ:ї либо Ђ-ї обозначают вертикальные или горизонтальные линии металла соответственно. Ќа рис. 1.в. дано символьное представление лэйаута транзисторной матрицы, а на рис. 1.г. - заключительный лэйаут.

††††† ≈сли логическа€ схема построена на базе элементов, дл€ которых нет транзисторных описаний в библиотеках, то возникает сложна€ задача получени€ требуемых представлений схемы, особенно, когда имеютс€ дополнительные требовани€ к параметрам - площади, быстродействию и т.д. «адача перехода от логического описани€ комбинационной логики в одном базисе к описанию в другом базисе в насто€щее врем€ решаетс€ по нескольким направлени€м.

1.   √лобальна€ оптимизаци€. —начала осуществл€етс€ переход к системе дизъюнктивных нормальных форм (ƒЌ‘), котора€ обычно минимизируетс€, а затем представл€етс€ в виде многоуровневой логической сети, реализуемой в требуемом базисе. ќсновна€ оптимизаци€ ведетс€ при построении многоуровневой сети - обычно это сеть в базисе », »Ћ», Ќ≈, а основным критерием сложности €вл€етс€ критерий числа литералов (букв) в символическом (алгебраическом) представлении булевых функций. ћетоды оптимизации опираютс€ либо на функциональную декомпозицию, либо на факторизацию (поиск общих подвыражений) в алгебраических скобочных представлени€х функций, реализуемых схемой. «аключительный этап - реализацию в требуемом базисе прин€то называть технологическим отображением. »менно на этом этапе можно оценить максимальную задержку схемы - задержку вдоль критического пути. ѕредполагаетс€, что в узлах схемы установлены базисные элементы.

2.   Ћокальна€ оптимизаци€. «амена одних базисных логических операторов другими осуществл€етс€ путем анализа локальной области схемы. ѕоиск фрагментов и правила их замены другими может осуществл€тьс€ с помощью экспертной системы. “ак, например, устроена система LSS.

††††† ѕодробно обзор многих методов оптимизации многоуровневых логических схем приведен в [0].

†††††††††††††††††††††††††††††††††††††††††† ћј“–»„Ќџ≈ ѕ–ќ÷≈——ќ–џ††††††

††††† ћатричные процессоры наилучшим образом ориентированы на реализацию алгоритмов обработки упор€доченных (имеющих регул€рную структуру) массивов входных данных. ќни по€вились в середине 70-х годов в виде устройств с фиксированной программой, которые могли быть подключены к универсальным Ё¬ћ; но к насто€щему времени в их программировани€ достигнута высока€ степень гибкости. «ачастую матричные процессоры используютс€ в качестве вспомогательных процессоров, подключенных к главной универсальной Ё¬ћ. ¬ большинстве матричных процессоров осуществл€етс€ обработка 32-х разр€дных чисел с плавающей зап€той со скоростью от 5000000 до 50000000 флопс.  ак правило они снабжены быстродействующими портами данных, что дает возможность дл€ непосредственного ввода данных без вмешательства главного процессора. ƒиапазон вариантов построени€ матричных процессоров лежит от одноплатных блоков, которые вставл€ютс€ в существующие Ё¬ћ, до устройств, конструктивно оформленных в виде нескольких стоек, которые по существу представл€ют собой конвейерные суперЁ¬ћ.

††††† “ипичными видами применени€ матричных процессоров €вл€етс€ обработка сейсмической и акустической информации, распознавание речи; дл€ этих видов обработки характерны такие операции, как быстрое преобразование ‘урье, цифрова€ фильтраци€ и действи€ над матрицами. ƒл€ построени€ относительно небольших более экономичных в работе матричных процессоров используютс€ разр€дно-модульные секции јЋ” в сочетании с векторным процессором, основанном на основе бипол€рного —Ѕ»—-процессора с плавающей зап€той.

††††† ¬еро€тно, в будущем матричные процессоры будут представл€ть собой матрицы процессоров, служащие дл€ увеличени€ производительности процессоров сверх пределов, установленных шинной архитектурой.

†††††

††††† ƒл€ реализации обработки сигналов матрицы ћ ћƒ могут быть организованы в виде систолических или волновых матриц.

††††† —истолическа€ матрица состоит из отдельных процессорных узлов, каждый из которых соединен с соседними посредством упор€доченной решетки. Ѕольша€ часть процессорных элементов располагает одинаковыми наборами базовых операций, и задача обработки сигнала распредел€етс€ в матричном процессоре по конвейерному принципу. ѕроцессоры работают синхронно, использу€ общий задающий генератор тактовых сигналов, поступающий на все элементы.

††††† ¬ волновой матрице происходит распределение функций между процессорными элементами, как в систолической матрице, но в данном случае не имеет места обща€ синхронизаци€ от задающего генератора. ”правление каждым процессором организуетс€ локально в соответствии с поступлением необходимых входных данных от соответствующих соседних процессоров. –езультирующа€ обрабатывающа€ волна распростран€етс€ по матрице по мере того, как обрабатываютс€ входные данные, и затем результаты этой обработки передаютс€ другим процессорам в матрице.

ј¬“ќћј“»«ј÷»я ѕ–ќ≈ “»–ќ¬јЌ»я ÷»‘–ќ¬џ’ —Ѕ»— Ќј Ѕј«≈ ћј“–»÷ ¬ј…ЌЅ≈–√≈–ј » “–јЌ«»—“ќ–Ќџ’ ћј“–»÷

¬ведение. ¬се большую долю в общем объеме »— составл€ют заказные цифровые »—, выполненные в основном, по ћќѕ-технологии. —окращение сроков проектировани€ и повышение надежности проектов требуют применени€ соответствующих систем автоматического проектировани€. ќдним из самых перспективных направлений в насто€щее врем€ считаетс€ подход к сквозной автоматизации проектировани€, называемой кремниевой компил€цией, позвол€ющей исходное задание на проектирование - функциональное описание, представленное на €зыке программировани€ высокого уровн€, преобразовать в топологические чертежи.  ремниевые компил€торы используют в качестве базовых регул€рные матричные структуры, хорошо приспособленные к технологии —Ѕ»—. Ѕольшое распространение получили программируемые логические матрицы (ѕЋћ) и их различные модификации. ќни ориентированы на матричную реализацию двухуровневых (», »Ћ») логических структур, а также дл€ оптимизации их параметров (площади, быстродействи€) известны различные методы.

«аключительный этап - реализацию в требуемом базисе прин€то называть технологическим отображением. »менно на этом этапе можно оценить максимальную задержку схемы - задержку вдоль критического пути. ѕредполагаетс€, что в узлах схемы установлены базисные элементы.

2.   Ћокальна€ оптимизаци€. «амена одних базисных логических операторов другими осуществл€етс€ путем анализа локальной области схемы. ѕоиск фрагментов и правила их замены другими может осуществл€тьс€ с помощью экспериментальной системы. “ак, например, устроена система LSS.

† ќптимизаци€ ћ¬ на логическом уровне представл€ет более простую задачу. Ќа этом этапе обычно минимизируетс€ число операторов f = k1 V ... V kl - по существу число столбцов ћ¬. ћинимизаци€ числа строк происходит на этапе топологического проектировани€.

†† ѕодробно обзор многих методов оптимизации многоуровневых логических схем приведена в [4]. «аключа€ данный раздел, можно сказать, что актуальной проблемой €вл€етс€ проблема разработки методов оптимизации многоуровневых структур с учетом последующей базовой топологической реализации. ѕроблема осложн€етс€ тем, что нужно выработать еще соответствующие критерии оптимизации. ≈сли дл€ ѕЋћ критерий минимальности числа термов адекватен сложности последующей топологической реализации, то дл€ ћ¬ и, особенно дл€ “ћ, типичной дилеммой при минимизации площади €вл€етс€ следующа€ - провести дополнительную св€зь, либо установить дополнительный элемент. ћожет оказатьс€ так, что сильна€ св€зность схемы может быть неприемлемой из-за больших затрат площади кристалла под соединени€ элементов.

††† «аключение. ¬ обзоре представлены основные подходы к проектированию структур заказных цифровых —Ѕ»— на базе основных моделей матриц ¬айнбергера и транзисторных матриц.

†† ћодификаци€ основной модели ћ¬, когда снимаютс€ требовани€ подключени€ каждого столбца к линии Ђземлиї; реализаци€ каждой переменной только в одной стоке матрицы; невозможности дублировани€ линий Ђземлиї и нагрузки; приводит к новым формальным постановкам задач оптимизации параметров ћ¬, хот€ и дл€ основной модели не все проблемы решены - открыта, например, проблема синтеза ћ¬ с заданным быстродействием.

†† “аким образом, важнейшими проблемами, решаемыми в насто€щее врем€ дл€ ћ¬ и “ћ, €вл€ютс€ проблемы разработки формальных методов синтеза, которые позвол€ли бы гибко оптимизировать такие характеристики, как площадь, быстродействие, габариты, электрические параметры схем. ƒанные проблемы в насто€щее врем€ актуальны не только дл€ ћ¬ и “ћ - подобные проблемы наход€тс€ в центре внимани€ разработчиков —јѕ– заказных цифровых —Ѕ»— и применительно к другим базовым структурам.

ћатричные процессоры

†† ћатричные процессоры наилучшим образом ориентированы на реализацию алгоритмов обработки упор€доченных (имеющих регул€рную структуру) массивов входных данных. ќни по€вились в середине 70-ых годов в виде устройств с фиксированной программой, которые могли быть подключены к универсальным Ё¬ћ; но к насто€щему времени в их программировании достигнута высока€ степень гибкости. «ачастую матричные процессоры используютс€ в качестве вспомогательных процессоров, подключаемых к главной универсальной Ё¬ћ. ¬ большинстве матричных процессоров осуществл€етс€ обработка 32 разр€дных циклов с плавающей зап€той со скоростью от 5000000 до 50000000 флопс.  ак правило, они снабжены быстродействующими портами данных, что дает возможность дл€ непосредственного ввода данных без вмешательства главного процессора. ƒиапазон вариантов построени€ матричных процессоров лежит от одноплатных блоков, которые вставл€ютс€ в существующие Ё¬ћ до устройств, конструктивно оформленных в виде нескольких стоек, которые по существу представл€ют собой конвейерные суперЁ¬ћ.

†† “ипичными видами применени€ матричных процессоров €вл€етс€ обработка сейсмической и акустической информации, распознавание речи; дл€ этих видов обработки характерны такие операции, как быстрое преобразование ‘урье, цифрова€ фильтраци€ и действи€ над матрицами. ƒл€ построени€ относительно небольших более экономичных в работе матричных процессоров используютс€ разр€дно-модульные секции јѕ” в сочетании с векторным процессором, реализованным на основе бипол€рного —Ѕ»—-процессора с плавающей зап€той.

†† ¬еро€тно, в будущем матричные процессоры будут представл€ть собой матрицы процессоров, служащие дл€ увеличени€ производительности процессоров сверх пределов, установленных шинной архитектурой.

†† √лавным архитектурным различием между традиционными Ё¬ћ, предназначенными дл€ обработки научной и коммерческой информации, €вл€етс€ то, что последние (мини-, супермини-, универсальные и мега-универсальные Ё¬ћ) имеют главным образом скал€рную архитектуру, а машины дл€ научных расчетов (супер-, минисупер-Ё¬ћ и матричные процессоры) - векторную. —кал€рна€ Ё¬ћ (рис. 1.) имеет традиционную фон-неймановскую, то есть SISD-организацию, дл€ которой характерно наличие одной шины данных и последовательное выполнение обработки одиночных элементов данных. ¬екторна€ машина (рис. 2.) имеет в своем составе раздельные векторные процессоры или конвейеры, и одна команда выполн€етс€ в ней над несколькими элементами данных (векторами)

†† ¬екторные архитектуры - это в основном архитектуры типа SISD, но некоторые из них могут относитьс€ к классу MIMD. ¬екторна€ обработка увеличивает производительность процессорных элементов, но не требует наличи€ полного параллелизма в ходе обработки задачи.

†† ƒл€ реализации обработки сигналов матрицы ћЋћƒ могут быть реализованы в виде систолических или волновых матриц.

†† —истолическа€ матрица состоит из отдельных процессорных узлов, каждый из которых соединен с соседним посредством упор€доченной решетки. Ѕольша€ часть процессорных элементов располагает одинаковыми наборами базовых операций, и задача обработки сигнала распредел€етс€ в матричном процессоре по конвейерному принципу. ѕроцессоры работают синхронно, использу€ общий задающий генератор тактовых сигналов, поступающий на все элементы.

†† ¬ волновой матрице происходит распределение функций между процессорными элементами, как в систолической матрице, но в данном случае не имеет места обща€ синхронизаци€ от задающего генератора. ”правление каждым процессором организуетс€ локально в соответствии с поступлением необходимых входных данных от соответствующих соседних процессоров. –езультирующа€ обрабатывающа€ волна распростран€етс€ по матрице по мере того, как обрабатываютс€ входные данные, и затем результаты этой обработки передаютс€ другим процессорам в матрице.

†† ћ ћƒ (множественный поток команд, множественный поток данных.) ћножественный поток команд предполагает наличие нескольких процессорных узлов и, следовательно, нескольких потоков данных. ѕримерами такой архитектуры €вл€ютс€ мультипроцессорные матрицы.

†† “ранспьютер Inmos “414 предназначен дл€ построени€ ћ ћƒ структур; дл€ обмена информацией с соседними процессорами в нем предусмотрены четыре быстродействующие последовательных канала св€зи. »меетс€ встроенна€ пам€ть большой емкости, котора€ может быть подключена к интерфейсу шины пам€ти. –азр€дность местной пам€ти каждого транспьютера наращивает разр€дность пам€ти системы; таким образом, полна€ разр€дность пам€ти пропорциональна количеству транспьютеров в системе. —уммарна€ производительность также возрастает пр€мо пропорционально числу вход€щих в систему транспьютеров.

†† ¬ дополнение к параллельной† обработке, реализуемой транспьютерами, предусмотрены специальные команды дл€ разделени€ процессорного времени между одновременными процессорами и обмена информацией между процессорами. ’от€ программирование транспьютеров может выполн€тьс€ на обычных €зыках высокого уровн€, дл€ повышени€ эффективности параллельной обработки был разработан специальный €зык Okkam.

†† “ранзисторные матрицы (“ћ) €вл€ютс€ одной из попул€рных структур дл€ проектировани€ топологии макроэлементов заказных цифровых —Ѕ»—, выполн€емых по  ћќѕ-технологии, “ћ имеют регул€рную матричную топологию, получение которой может быть автоматизировано, что привлекает к ним разработчиков кремниевых компил€торов. »звестные методы проектировани€ “ћ ориентированы на минимизацию площади кристалла, занимаемую информационными транзисторами, и оставл€ет в стороне вопрос о минимизации площади, требуемой дл€ разводки шин Ђземлиї (Gnd) и Ђпитани€ї (Vdd). ¬ данной статье предлагаетс€ метод минимизации числа шин Gnd и Vdd в “ћ, после того, как ее площадь была минимизирована с помощью методов [4,5].

1.   —труктура “ћ.

†††† ¬ лэйауте (англ. layout - детальное геометрическое описание всех слоев кристалла) транзисторных матриц все p-транзисторы располагаютс€ в верхней половине матрицы, а все n-транзисторы - в нижней. “ранзисторные матрицы имеют регул€рную структуру, которую составл€ют взаимопересекающиес€† столбцы и строки. ¬ столбцах матрицы равномерно расположены полосы поликремни€, образующие взаимосв€занные затворы транзисторов. ѕо другим полюсам транзисторы соедин€ютс€ друг с другом сегментами металлических линий, которые размещаютс€ в строках матрицы. »ногда, дл€ того чтобы соединить сток и исток транзисторов, наход€щихс€ в различных строках, ввод€т короткие вертикальные диффузионные св€зи. ¬ дальнейшем “ћ будет представл€тьс€ абстрактным лэйаутом.

†† јбстрактный лэйаут - схематический рисунок будущего кристалла, где пр€моугольники обозначают транзисторы, вертикальные линии - поликремниевые столбцы, горизонтальные - линии металла, штриховые - диффузионные св€зи, точки - места контактов, стрелки - места подключени€ транзисторов к лини€м Gnd и Vdd. ѕри переходе к послойной топологии стрелки должны быть заменены полосками в диффузионном слое, по которому осуществл€ютс€ соединени€ между строками “ћ. ќчевидно, что подведению вертикальных св€зей к лини€м Gnd, Vdd могут преп€тствовать транзисторы, расположенные в других строках транзисторной матрицы, либо расположенные в тех же столбцах диффузионные св€зи между строками (горизонтальные линии металла не €вл€ютс€ преп€тствием). ¬ следствие этого приходитс€ размещать несколько линий Gnd в n-части “ћ и несколько линий Vdd в p-части “ћ. ¬озникает задача минимизации числа этих линий. Ѕудем рассматривать ее только дл€ n-части “ћ, задача минимизации числа линий Vdd дл€ p-части “ћ решаетс€ аналогичным образом.

†† ѕример абстрактного лэйаута дл€  ћќѕ-схемы (рис. 1.а.) показан на рис. 1.б.

2.   ‘ормализаци€ задачи.

†† ѕусть транзисторна€ матрица размером n на m †задана абстрактным лэйаутом. ѕредставим последний троичной матрицей S размером n на 2m, поставим ее строки в соответствие строкам “ћ, а пары соседних столбцов - столбцам “ћ. “аким образом, каждый элемент матрицы S представл€ет некоторую позицию лэйаута и получает значение 1, если там стоит стрелка, значение 0 - если там не показан ни транзистор, ни диффузионна€ св€зь, и значение * - в остальных случа€х. Ћегко видеть, что значение * свидетельствует о невозможности проведени€ через данную точку диффузионной св€зи от стока некоторого транзистора к линии Gnd.

†† Ќапример, дл€ абстрактного лэйаута “ћ (рис. 1.б.) матрица S имеет вид:

††††††††††††††††††††††† 1†† 2†††† 3†† 4††† 5†† 6††† 7†† 8††† 9 10††† 11 12†† 13 14

††††††††††††††† S1††† * 1† 0 0† * *† * *† 0 0† 0 0† * *

††††††††††††††† S2† ††1 *† 1 *† * *† 0 0† 1 *† 0 0† 0 *

††††††† S = †S3†† †1 *† * 1† 0 0† 0 0† 0 0† 0 0† * 1

††††††††††††††† S4††† 0 0† 0 0† 1 *† 0 0† 0 0† 0 0† * *

††††††††††††††† S5††† 1 *† * *† 0 0† * 1† 0 0† 0 0† 0 *

ћј“–»„Ќџ≈ ћ» –ќѕ–ќ÷≈——ќ–џ ††††† ћатричные микропроцессоры можно рассмотреть с двух сторон: на уровне транзисторных матриц и матриц процессоров. ††††† »спользование матриц при проектировании процессоров может быть двухсторонним: матрицы транзи

 

 

 

¬нимание! ѕредставленный –еферат находитс€ в открытом доступе в сети »нтернет, и уже неоднократно сдавалс€, возможно, даже в твоем учебном заведении.
—оветуем не рисковать. ”знай, сколько стоит абсолютно уникальный –еферат по твоей теме:

Ќовости образовани€ и науки

«аказать уникальную работу

—вои сданные студенческие работы

присылайте нам на e-mail

Client@Stud-Baza.ru