Ѕаза знаний студента. –еферат, курсова€, контрольна€, диплом на заказ

курсовые,контрольные,дипломы,рефераты

ѕЋ»— Xilinx семейства VirtexЩ — –адиоэлектроника

ѕосмотреть видео по теме ƒиплома

ѕЋ»— семейства VirtexЩ

1. ќсобенности

Х† ¬ысокопроизводительные,† большой† емкости,† программируемые пользователем логические† интегральные схемы с архитектурой FPGA (Field Programmable Gate Arrays):

Ч емкость от 50  до 1ћ системных вентилей;

Ч системна€ производительность до 200 ћ√ц;

Ч совместимы с шиной PCI 66 ћ√ц;

Ч† поддерживают функцию Hot-swap дл€ Compact PCI.

Х† ѕоддержка†† большинства†† стандартоↆ ввода-вывода†† (технологи€ SelectIOЩ):

Ч 16 высокопроизводительных стандартов ввода Ч вывода;

Ч пр€мое подключение к ZBTRAM устройствам.

Х† ¬строенные цепи управлени€ тактированием:

Ч четыре встроенных модул€ автоподстройки задержек (DLL -delay-locked loop) дл€ расширенного управлени€ тактовыми сигналами как внутри кристалла, так и всего устройства;

Ч четыре† глобальные сети распределени€ тактовых сигналов с малыми разбегами фронтов, плюс 24 локальные тактовые сети.

Х† »ерархическа€ система элементов пам€ти:

Ч на базе 4-входовых таблиц преобразовани€ (4-LUT - - Look-Up Table),† конфигурируемых либо как 16-битовое ќ«”† (Random Access Memory), либо как 16-разр€дный сдвиговый регистр;

Ч встроенна€ блочна€ пам€ть, каждый блок конфигурируетс€ как синхронное двухпортовое ќ«” емкостью 4  бит;

Ч быстрые интерфейсы к внешнему высокопроизводительному ќ«”.

Х √ибка€† архитектура† с† балансом† быстродейств舆 膆 плотности упаковки логики:

Ч специальна€ логика ускоренного переноса дл€ высокоскоростных арифметических операций;

Ч специальна€ поддержка умножителей;

Ч каскадируемые цепочки дл€ функций с большим количеством входов;

Ч многочисленные регистры/защелки с разрешением тактировани€ и синхронные/асинхронные цепи установки и сброса;

Ч внутренние шины с трем€ состо€ни€ми;

Ч логика периферийного сканировани€ в соответствии со стандартом IEEE1149.1;

Ч датчик температуры кристалла.

Х† ѕроектирование осуществл€етс€ пакетами программного обеспечени€ FoundationЩ и Alliance Series, работающими на ѕ  или рабочей станции.

Х†  онфигураци€ кристалла хранитс€ во внешнем ѕ«”, и загружаетс€ в кристал놆†† посл円†† включен舆††† питан舆†† автоматически или принудительно:

Ч   неограниченное число циклов загрузки,

Ч   четыре режима загрузки.

Х† ѕроизвод€тс€ по 0.22-мкм  ћќѕ-технологии с 5-слойной металлизацией на основе статического ќ«”.

Х†† 100%-ное фабричное тестирование.

2. ќписание

—емейство FPGA VirtexЩ позвол€ет реализовать высокопроизводи≠тельные, большой емкости, цифровые устройства на одном кристалле. –ез≠кое увеличение эффективности реализаций достигнуто благодар€ новой архитектуре, более эффективной дл€ размещени€ и трассировки элемен≠тов, а также производству кристаллов на основе 0.22-мкм процесса с п€≠тью сло€ми металлизации. ¬се это позвол€ет использовать кристаллы Virtex как альтернативу масочно-программируемым вентильным матри≠цам. ¬ состав семейства Virtex вход€т дев€ть микросхем, отличающихс€ логической емкостью (“абл. 1).

“аблица 1. ќсновные характеристики семейства Virtex.

ѕрибор

—истемные вентили

ћатрица  ЋЅ

Ћогические €чейки

„исло доступных входов-выходов

Ѕлочна€ пам€ть [бит]

ѕам€ть на базе LUT [бит]

XCV50

57 906

16x24

1 728

180

32 768

24 576

XCV100

108 904

20x30

2 700

180

40 960

38 400

XCV150

164 676

24x36

3 888

260

49 152

55 296

XCV200

236 666

28x42

5 292

284

57 344

75 264

XCV300

322 970

32x48

6 912

316

65 536

98 304

XCV400

468 252

40x60

10 800

404

81 920

153 600

XCV600

661 111

48x72

15 552

512

98 304

221 184

XCV800

888 439

56x84

21 168

512

114 688

301 056

XCV1000

1 124 022

64x96

27 648

512

131 072

393 216

—озданное на основе опыта, приобретенного при разработках предыду≠щих серий FPGA, семейство Virtex €вл€етс€ революционным шагом вперед, определ€ющим новые стандарты в производстве программируемой логики. —очета€ большое разнообразие новых системных свойств, иерархию высоко≠скоростных и гибких трассировочных ресурсов с передовой кремниевой тех≠нологией изготовлени€, семейство Virtex предоставл€ет разработчику широ≠кие возможности реализации быстродействующих, большой логической ем≠кости цифровых устройств, при значительном снижении времени разработки.

3. ќбзор архитектуры семейства Virtex

ќсновными особенност€ми архитектуры кристаллов семейства Virtex €вл€ютс€ гибкость и регул€рность.  ристаллы состо€т из матрицы  ЋЅ ( онфигурируемый Ћогический Ѕлок), котора€ окружена программируе≠мыми блоками ввода-вывода (Ѕ¬¬). ¬се соединени€ между основными элементами ( ЋЅ, Ѕ¬¬) осуществл€ютс€ с помощью набора иерархичес≠ких высокоскоростных программируемых трассировочных ресурсов. »зобилие таких ресурсов позвол€ет реализовывать на кристалле семейст≠ва Virtex даже самые громоздкие и сложные проекты.

 ристаллы семейства Virtex производ€тс€ на основе статического ќ«” (Static Random Access Memory Ч SRAM), поэтому функционирование кри≠сталлов определ€етс€ загружаемыми во внутренние €чейки пам€ти конфи≠гурационными данными.  онфигурационные данные могут загружатьс€ в кристалл несколькими способами. ¬ ведущем последовательном режиме (Master Serial) загрузка осуществл€етс€ из внешнего ќ«” и полностью уп≠равл€етс€ самой FPGA Virtex. ¬ других режимах управление загрузкой осу≠ществл€етс€ внешними устройствами (режимы Select-MAPЩ, подчинен≠ный-последовательный (Slave Serial и JTAG).

 онфигурационные данные создаютс€ пользователем при помощи программного обеспечени€ проектировани€ Xilinx Foundation и Alliance Series. ѕрограммное обеспечение включает в себ€ схемный и текстовый ввод, моделирование, автоматическое и ручное размещение и трассировку, создание, загрузку и верификацию загрузочных данных.

3.1. Ѕыстродействие

 ристаллы Virtex обеспечивают более высокую производительность, чем предыдущие поколени€ FPGA. ѕроекты могут работать на системных частотах до 200 ћ√ц, включа€ блоки ввода-вывода. Ѕлоки ввода-вывода Virtex полностью соответствуют спецификаци€м PCI-шины, поэтому кри≠сталл позвол€ет реализовывать интерфейсные схемы, работающие на час≠тоте 33 ћ√ц или 66 ћ√ц. ¬ дополнение к этому кристаллы Virtex удовле≠твор€ют требованию Ђhot-swapї дл€ Compact PCI.

  насто€щему времени кристаллы полностью протестированы на Ђэта≠лонныхї схемах. Ќа основе тестов вы€влено, что хот€ производительность сильно зависит от конкретного проекта, большинство проектов работают на частотах превышающих 100 ћ√ц и могут достигать системных частот до 200 ћ√ц. ¬ “абл. 2 представлены производительности некоторых стандартных функций, реализованных на кристаллах с градацией быстродействи€ '6'.

¬ отличие от предыдущих семейств ѕЋ»— фирмы ЂXilinxї, в сери€х VirtexЩ и SpartanЩ градаци€ по быстродействию обозначаетс€ классом, а не задержкой на логическую €чейку. —оответственно, в семействах VirtexЩ и SpartanЩ чем больше класс, тем выше быстродействие.

4. ќписание архитектуры

4.1. ћатрица Virtex

ѕрограммируема€ пользователем вентильна€ матрицу серии Virtex пока≠зана на –ис. I. —оединение между  ЋЅ осуществл€етс€ с помощью главных трассировочных матриц Ч √“ћ. √“ћ Ч это матрица программируемых транзисторных двунаправленных переключателей, расположенных на пере≠сечении горизонтальных и вертикальных линий св€зи.  аждый  ЋЅ окру≠жен локальными лини€ми св€зи (VersaBlockЩ), которые позвол€ют осуще≠ствить соединени€ с матрицей √“ћ.

“аблица 2. ѕроизводительность стандартных функций Virtex-6

‘ункци€

–азр€дность [бит]

ѕроизводительность

¬нутрисистемна€ производительность

—умматор

16

5.0 нс

64

7.2 нс

 онвейерный умножитель

8х8

5.1 нс

16х16

6.0 нс

ƒекодер адреса

16

4.4 нс

64

6.4 нс

ћультиплексор

16:1

5.4 нс

—хема контрол€ по четности

9

4.1 нс

18

5.0 нс

36

6.9 нс

—истемна€ производительность

—тандарт HSTL Class IV

200ћ√ц

—тандарт LVTTL

180ћ√ц

DLL

Ѕлоки ввода-вывода (Ѕ¬¬)

DLL

Ѕлоки ввода-вывода (Ѕ¬¬)

Versa Ring

Ѕлоки ввода-вывода (Ѕ¬¬)

Versa Ring

Ѕлочна€ пам€ть

ћатрица  ЋЅ

Ѕлочна€ пам€ть

Versa Ring

Versa Ring

DLL

Ѕлоки ввода-вывода (Ѕ¬¬)

DLL

–ис. 1. —труктура архитектуры Virtex.

»нтерфейс ввода-вывода VersaRing создает дополнительные трассиро≠вочные ресурсы по периферии кристалла. Ёти трассы улучшают общую Ђтрассируемостьї устройства и возможности трассировки после закрепле≠ни€ электрических цепей к конкретным контактам.

јрхитектура Virtex также включает следующие элементы, которые со≠един€ютс€ с матрицей √“ћ:

Х —пециальные блоки пам€ти (BRAMs) размером 4096 бит каждый.

Х „етыре модул€ автоподстройки задержек (DLL), предназначенных дл€ компенсации задержек тактовых сигналов, а также делени€, умножени€ и сдвига фазы тактовых частот.

Х Ѕуферы с трем€ состо€ни€ми (BUFT), которые расположены вблизи каждого  ЋЅ и управл€ют горизонтальными сегментированными трассами.

 оды, записанные в €чейки статической пам€ти, управл€ют настройкой логических элементов и коммутаторами трасс, осуществл€ющих соединени€ в схеме. Ёти коды загружаютс€ в €чейки после включени€ пи≠тани€ и могут перезагружатьс€ в процессе работы, если необходимо изме≠нить реализуемые микросхемой функции.

4.2. Ѕлок ввода-вывода

ќсновным отличительным свойством EBB семейства Virtex €вл€етс€ поддержка широкого спектра стандартов сигналов ввода-вывода. Ќа –ис. 2 представлена структурна€ схема Ѕ¬¬. ¬ “абл. 3 перечислены поддержива≠емые стандарты.

“аблица 3. ѕоддерживаемые стандарты ввода-вывода.

—тандарт ввод/вывод

Ќапр€жение порогового уровн€ входных каскадов,

Ќапр€жение питани€ выходных каскадов,

Ќапр€жение согласовани€ с платой,

5-¬ совместимость

LVTTL

нет

3.3

нет

да

LVCMOS2

нет

2.5

нет

да

PCI, 5 A

нет

3.3

нет

да

PCI, 3.3 A

нет

3.3

нет

нет

GTL

0.8

нет

1.2

нет

GTL+

1.0

нет

1.5

нет

HSTL Class I

0.75

1.5

0.75

нет

HSTL Class III

0.9

1.5

1.5

нет

HSTL Class IV

0.9

1.5

1.5

нет

SSTL3 Class I & II

1.5

3.3

1.5

нет

SSTL2 Class I & II

1.25

2.5

1.25

нет

CTT

1.5

3.3

1.5

нет

AGP

1.32

3.3

нет

нет

Ѕ¬¬ содержит три запоминающих элемента, функционирующих либо как D-тригтеры, либо как триггеры-защелки.  аждый Ѕ¬¬ имеет входной сигнал синхронизации (CLK), распределенный на три триггера и незави≠симые дл€ каждого триггера сигналы разрешени€ тактировани€ (Clock Enable Ч —≈).

 роме того, на все триггеры заведен сигнал сброса/установки (Set/Reset-SR). ƒл€ каждого триггера этот сигнал может быть сконфигурирован неза≠висимо, как синхронна€ установка (Set), синхронный сброс (Reset), асин≠хронна€ предустановка (Preset) или асинхронный сброс (Clear).

¬ходные и выходные буферы, а также все управл€ющие сигналы в Ѕ¬¬ допускают независимый выбор пол€рности. ƒанное свойство не отображено на блок-схеме Ѕ¬¬, но контролируетс€ программой проектировани€.

¬се контакты защищены от повреждени€ электростатическим разр€дом и от всплесков перенапр€жени€. –еализованы две формы защиты от перенапр€жени€, олдна допускает 5-¬ совместимость, а друга€ нет. ƒл€ случа€ 5-¬ совместимости, структура, подобна€ диоду «енера, закорачивает на землю контакт, когда напр€жение на нем возрастает приблизительно до 6.5¬. ¬ случае, когда требуетс€ 3.3-¬ PCI-совместимость, обычные диоды ограничени€ могут подсоедин€тьс€ к источнику питани€ выходных каскадов,

1.   –езистор, соединенный с общей шиной питани€ (pull-down).

2.   –езистор, соединенный с шиной питани€ (pull-up).

3.   ћаломощна€ схема удержани€ последнего состо€ни€ (week-keeper).

ƒо начала процесса конфигурировани€ микросхемы все выводы, не задействованные в этом процессе, принудительно перевод€тс€ в состо€ние высокого импеданса. –езисторы Ђpull-downї и элементы Ђweek-keeperї неактивны, а резисторы Ђpull-upї можно активировать.

јктиваци€ резисторов Ђpull-upї перед конфигурацией управл€етс€ внутренними глобальными лини€ми через управл€ющие режимные кон≠такты. ≈сли резисторы Ђpull-upї не активны, то выводы наход€тс€ в состо≠€нии неопределенного потенциала. ≈сли в проекте необходимо иметь оп≠ределенные логические уровни до начала процесса конфигурировани€ нужно использовать внешние резисторы.

¬се Ѕ¬¬ микросхемы Virtex совместимы со стандартом IEEE 1149.1 периферийного сканировани€.

4.2.1. ¬вод сигнала

¬ходной сигнал Ѕ¬¬ может быть протрассирован либо непосредствен≠но к блокам внутренней логики, либо через входной триггер.

 роме того, между выходом буфера и D-входом триггера может быть подключен элемент задержки, исключающий врем€ удержани€ дл€ случа€ контакт-контакт. ƒанна€ задержка согласована с внутренней задержкой распределени€ сигнала тактировани€ FPGA, что гарантирует нулевое вре≠м€ удержани€ дл€ распределени€ сигналов контакт-контакт.

 аждый входной буфер может быть сконфигурирован таким обра≠зом, чтобы удовлетвор€ть одному из низковольтных сигнальных стан≠дартов, поддерживаемых устройством. ¬ некоторых из этих стандартов входной буфер использует напр€жение порогового уровн€ (†позвол€ет ввести в устройство принудительные опорные величины дл€ различных, близких по используемым логическим уровн€м стандартов (см. также ЂЅанки ввода-выводаї).

  каждому входу после окончани€ процесса конфигурировани€ могут быть, по выбору, подключены внутренние резисторы (либо pull-up, либо pull-down). —опротивление этих резисторов лежит в пределах 50... 150 кќм.

4.2.2. ¬ывод сигнала

¬ыходной сигнал проходит через буфер с трем€ состо€ни€ми, выход ко≠торого соединен непосредственно с выводом микросхемы. —игнал может быть протрассирован на вход буфера с трем€ состо€ни€ми, либо непосредственно от внутренней логической структуры, либо через выходной триг≠гер блока ввода-вывода.

”правление буфером с трем€ состо€ни€ми также может осуществл€ть≠с€ либо непосредственно от внутренней логической структуры, либо через специальный триггер Ѕ¬¬, который позвол€ет создать синхронное управ≠ление сигналом разрешени€ и запрещени€ дл€ буфера с трем€ состо€ни€≠ми.  аждый такой выходной каскад рассчитан на втекающий ток до 48 мј и вытекающий ток до 24 мј. ѕрограммирование мощности и скорости на≠растани€ сигнала выходного каскада позвол€ет минимизировать переход≠ные процессы в шинах.

ƒл€ большинства сигнальных стандартов выходной уровень логичес≠кой единицы зависит от приложенного извне напр€жени€ †позвол€ет ввести в устройство принудительные опорные величины дл€ различных, близких по используемым логическим уровн€м стандартов (см. также ЂЅанки ввода-выводаї).

ѕо выбору, к каждому выходу может быть подключена схема Ђweek-keeperї. ≈сли данна€ цепь активирована (пользователем на этапе создани€ схемы), то она следит за напр€жением на контакте микросхемы и создает слабую нагрузку дл€ входного сигнала, подключенную либо к Ђземлеї (ес≠ли на входе уровень логического нул€), либо к источнику питани€ (если на входе уровень логической единицы). ≈сли контакт подключен к несколь≠ким источникам сигнала, эта цепь удерживает уровень входного сигнала в его последнем состо€нии, при условии, что все источники были переведе≠ны в состо€ние с высоким импедансом. ѕоддержание таким путем одного из допустимых логических уровней позвол€ет ликвидировать неопреде≠ленность уровн€ шины.

“ак как схема Ђweek-keeperї использует входной буфер дл€ слежени€ за входным уровнем, то необходимо использовать подход€щее значение напр€жени€

4.2.3. Ѕанки ввода-вывода

Ќекоторые из описанных выше стандартов требуют подключени€ напр€≠жени€ †и/или

 ак показано на –ис. 3, кажда€ сторона кристалла микросхемы разделена на два банка.  аждый банк имеет несколько контактов

–ис. 3. Ѕанки ввода-вывода Virtex

—тандарты дл€ выходных сигналов конкретного банка могут быть раз≠личными только в том случае, если они используют одинаковое значение напр€жени€ —овместимые стандарты показаны в “абл. 4. GTL и GTL+ присутствуют везде, поскольку их выходы с открытым стоком не завис€т от значени€

“аблица 4. ¬ыходные совместимые стандарты.

—овместимые стандарты

3.3 ¬

PCI, LVTTL, SSTL3 I, SSTL3 II, CTT, AGP, GTL, GTL+

2.5 ¬

SSTL2 I, SSTL2 II, LVCMOS2, GTL, GTL+

1.5 ¬

HSTL I, HSTL III, HSTL IV, GTL, GTL+

Ќекоторые сигнальные стандарты требуют подачи соответствующих пороговых напр€жений †на входные каскады. ѕри этом определенные Ѕ¬¬ автоматически конфигурируютс€ как входы, соответствующие напр€≠жению

 онтакты †в пределах одного банка внутренне между собой соеди≠нены, следовательно, только одно значение напр€жени€ †может быть использовано в рамках одного банка. ƒл€ правильной работы все контак≠ты †одного банка должны быть подсоединены к внешнему источнику напр€жени€.

¬ пределах одного банка можно одновременно использовать входы, ко≠торые требуют напр€жени€ †и входы, которые этого не требуют. ¬ то же врем€, только одно значение напр€жени€ †может быть использова≠но в рамках одного банка. ¬ходные буферы, которые используют

 онтакты †и †дл€ каждого банка приведены в таблицах и ди≠аграммах под конкретный корпус и кристалл. Ќа диаграммах также пока≠зано, к какому банку относитс€ конкретный контакт ввода-вывода.

¬ рамках конкретного типа корпуса микросхемы число контактов и †может мен€тьс€ в зависимости от емкости кристалла. „ем больше кристалл по логической емкости, тем большее число контактов ввода-вы≠вода преобразовано в контакты типа †дл€ меньших кристаллов, имеетс€ возмож≠ность проектировани€ печатной платы, позвол€ющей также использовать на ней и большие кристаллы с таким же типом корпуса. ¬се контакты †и не должны исполь≠зоватьс€ как контакты ввода-вывода.

¬ меньших кристаллах некоторые из контактов †при необходимости обес≠печени€ совместимости разрабатываемой печатной платы с большими кристаллами.

¬ корпусах типа TQ-144 и PQ-240/HQ-240 все контакты †соедине≠ны вместе внутри микросхемы и, следовательно, ко всем из них должно быть подключено одно и то же напр€жение CS-144 пары банков, расположенные на одной стороне, внутренне соединены, обеспе≠чива€, таким образом, возможность выбора только четырех возможных значений напр€жени€ дл€ †остаютс€ внутренне со≠единенными в рамках каждого из восьми банков и могут использоватьс€, как было описано выше.

4.3.  онфигурируемый логический блок -  ЋЅ

Ѕазовым элементом  ЋЅ €вл€етс€ логическа€ €чейка - Ћя (Logic Cell Ч LC). Ћя состоит из 4-входового функционального генератора, ло≠гики ускоренного переноса и запоминающего элемента. ¬ыход каждого функционального генератора каждой логической €чейки подсоединен к выходу  ЋЅ и к D-входу триггера.  аждый  ЋЅ серии Virtex содержит че≠тыре логические €чейки, организованные в виде двух одинаковых секций (–ис. 4). Ќа –ис. 5 представлено детальное изображение одной секции.

¬ дополнение к четырем базовым логическим €чейкам,  ЋЅ серии Virtex содержит логику, котора€ позвол€ет комбинировать ресурсы функциональ≠ных генераторов дл€ реализации функций от п€ти или шести переменных. “аким образом, при оценке числа эквивалентных системных вентилей дл€ микросхем семейства Virtex, каждый  ЋЅ приравниваетс€ к 4.5 Ћя.

4.3.1.† “аблица преобразовани€

‘ункциональные генераторы реализованы в виде 4-входовых таблиц преобразовани€ (Look-Up Table Ч LUT).  роме использовани€ в качестве функциональных генераторов, каждый LUT-элемент может быть также ис≠пользован как синхронное ќ«” размерностью 16х1 бит. Ѕолее того, из двух LUT-элементов в рамках одной секции можно реализовать синхрон≠ное ќ«” размерностью 16х2 бита или 32х1 бит, либо двухпортовое син≠хронное ќ«” размерностью 16х1 бит.

Ќа LUT-элементе микросхемы Virtex может быть реализован 16-раз≠р€дный сдвиговый регистр, который идеально подходит дл€ захвата высо≠коскоростных или пакетных потоков данных. Ётот режим может также ис≠пользоватьс€ дл€ запоминани€ данных в приложени€х цифровой обработ≠ки сигналов.

4.3.2.† «апоминающие элементы

«апоминающие элементы в каждой секции  ЋЅ Virtex могут конфигу≠рироватьс€ как динамические триггеры (чувствительные к фронту сигна≠ла) D-типа, либо как триггеры-защелки, чувствительные к уровню сигна≠ла. D-вход триггера может управл€тьс€ либо от функционального генератора в рамках той же секции  ЋЅ, либо непосредственно от входов данной секции  ЋЅ, мину€ функциональные генераторы.

 роме сигналов синхронизации (Clock) и разрешени€ синхрониза≠ции (Clock Enable Ч —≈) в каждой секции  ЋЅ есть сигналы синхрон≠ной установки (Set) и сброса (Reset). ќбозначение этих сигналов Ч SR и BY соответственно. —игнал SR переводит запоминающий элемент в состо€ние, определенное дл€ него в конфигурационных данных, а сиг≠нал BY Ч в противоположное состо€ние. Ёти же сигналы могут быть использованы также в качестве асинхронной предустановки (Preset) и очистки (Clear). ¬се сигналы управлени€ могут быть независимо про-инвертированы. ќни подаютс€ на оба триггера в рамках конкретной секции  ЋЅ.

4.3.3. ƒополнительна€ логика

ƒополнительна€ логика, вход€ща€ в каждый  ЋЅ, представлена двум€ мультиплексорами: F5 и F6.

Ќа вход мультиплексора F5 подаютс€ сигналы с выходов функциональных генераторов данной секции  ЋЅ. Ётот узел может работать как функциональ≠ный генератор, реализующий любую 5-входовую функцию, либо как мульти≠плексор 4:1, либо как некотора€ функци€ от дев€ти входных переменных.

јналогично, мультиплексор F6 объедин€ет выходы всех четырех функ≠циональных генераторов  ЋЅ, использу€ один из выходов мультиплексора F5. Ёто позвол€ет реализовать либо любую 6-входовую функцию, либо мультиплексор 8:1, либо некоторую функцию до 19 переменных.

 аждый  ЋЅ имеет четыре сквозных линии Ч по одной на каждую ло≠гическую €чейку. Ёти линии используютс€ как дополнительные входы данных, либо как дополнительные трассировочные ресурсы, не расходую≠щие логические ресурсы.

4.3.4.† јрифметическа€ логика

 ажда€ Ћя содержит специальную логику ускоренного переноса, кото≠ра€ обеспечивает наилучшую реализацию на ѕЋ»— различных арифмети≠ческих функций.  ЋЅ содержит две отдельные цепи переноса Ч по одной на каждую секцию. –азмерность цепи переноса Ч два бита на  ЋЅ.

јрифметическа€ логика включает в себ€ элемент, реализующий функ≠цию исключающего »Ћ», который позвол€ет реализовать однобитовый сумматор в одной логической €чейке.

¬ каждой логической €чейке имеетс€ элемент, реализующий функ≠цию » (AND), который предназначен дл€ построени€ быстродействую≠щих умножителей.

—пециальные трассы логики ускоренного переноса могут также исполь≠зоватьс€ дл€ каскадного включени€ функциональных генераторов при необ≠ходимости создани€ функций с большим количеством входных переменных.

4.3.5.† Ѕуферы с трем€ состо€ни€ми

 аждый  ЋЅ Virtex содержит два буфера с трем€ состо€ни€ми, кото≠рые нагружены на внутренние шины (см. также п. 4.4.4 Ђ—пециальные трассировочные ресурсыї).  аждый буфер BUFT имеет независимый вход управлени€ с третьим состо€нием и независимый входной контакт.

4.3.6.† Ѕлочна€ пам€ть (Block RAM)

¬ FPGA Virtex встроена особа€ блочна€ пам€ть (Block Select RAM) большой емкости. ќна создана в дополнение к распределенной пам€ти не≠большой емкости (Select RAM), реализованной на таблицах преобразова≠ни€ (Look Up Table RAM Ч LUTRAM).

Ѕлоки пам€ти Block Select RAM+ организованы в виде столбцов. ¬се устройства Virtex содержат два таких столбца, по одному вдоль каждой вертикальной стороны кристалла. Ёти колонки увеличивают полный раз≠мер кристалла.  аждый блок пам€ти равен по высоте четырем  ЋЅ, таким образом, микросхема Virtex, имеюща€ 64  ЋЅ по высоте, содержит 1-6 бло≠ков пам€ти на колонку и 32 блока пам€ти в целом. ¬ “абл. 5 привод€тс€ ем≠кости блочной пам€ти дл€ различных кристаллов Virtex.

“аблица 5. ≈мкость блочной пам€ти.

 ристалл Virtex

„исло блоков

ќбщий объем блочной пам€ти [бит]

XCV50

8

32 768

XCV100

10

40 960

XCV150

12

49 152

XCV200

14

57 344

XCV300

16

65 536

XCV400

20

81 920

XCV600

24

98 304

XCV800

28

114 688

XCV1000

32

131 072

 аждый блок пам€ти, как показано на –ис. 6, это полностью синхронное двухпортовое ќ«” с независимым управлением дл€ каждого порта. –азмер≠ность шины данных дл€ обоих портов может быть сконфигурирована незави≠симо, что позвол€ет создавать преобразователи размерности шины. ¬ “абл. 6 показаны возможные соотношени€ размерностей шин данных и адреса.

¬ кристаллах Virtex созданы специальные трассировочные ресурсы дл€ св€зи блочной пам€ти с блоками  ЋЅ и другими блоками пам€ти.

“аблица 6. —оотношение шин адреса и данных

–азр€дность

√лубина

Ўина адреса

Ўина данных

1

4096

ADDR<11:0>

DATA<0>

2

2048

ADDR<10:0>

DATA<1:0>

4

1024

ADDR<9:0>

DATA<3:0>

8

512

ADDR<8:0>

DATA<7:0>

16

256

ADDR<7:0>

DATA<15:0>

4.4. ѕрограммируема€ трассировочна€ матрица

Ѕыстродействие проекта, рассчитанного дл€ наихудшего случа€, огра≠ничивает величина задержки дл€ наиболее длинной трассы. ѕоэтому архи≠тектура трассировочных ресурсов и программы размещени€ и трассиров≠ки создавались с учетом использовани€ их в едином процессе оптимиза≠ции. Ётот совместный процесс оптимизации минимизирует наиболее длинные пути и, таким образом, создает проект с наилучшей системной производительностью.

 роме того, совместна€ оптимизаци€ сокращает врем€ компил€ции, так как программное обеспечение и архитектура микросхемы создавались с учетом на≠илучшего взаимодействи€. ÷иклы проектировани€, таким образом, сократи≠лись благодар€ более коротким временам каждой из итераций всего процесса.

4.4.1. Ћокальные св€зи

 ак показано на –ис. 7, в кристалле Virtex созданы локальные трасси≠ровочные ресурсы, называемые VersaBlock. ќни позвол€ют реализовать три типа соединений:

1.       —в€зи между таблицами преобразовани€ (LUT), триггерами и глав≠ной трассировочной матрицей (√“ћ).

2.                   ¬нутренние обратные св€зи  ЋЅ, которые создают высокоскорост≠ные св€зи с таблицами преобразовани€ в рамках одного  ЋЅ и позвол€ют соедин€ть их в виде цепочек с минимальными задержками распростране≠ни€ сигналов.

3.                   ѕр€мые трассы, которые создают высокоскоростные соединени€ с соседними по горизонтали  ЋЅ, избега€ при этом больших задержек, при≠сущих трассам √“ћ.

4.4.2. “рассировочные ресурсы общего назначени€

Ѕольшинство св€зей в кристаллах Virtex реализуютс€ с помощью трас≠сировочных ресурсов общего назначени€, и, следовательно, больша€ часть ресурсов межсоединений св€зана с этим типом трассировочной иерархии. “рассировочные ресурсы общего назначени€ расположены в виде горизон≠тальных и вертикальных трассировочных каналов и размещены в непосредственной близости от строк и столбцов матрицы, образованной блока≠ми  ЋЅ. Ќиже перечислены эти ресурсы:

Х ѕримыкающа€ к каждому  ЋЅ главна€ трассировочна€ матрица (√“ћ) Ч это матрица переключателей, с помощью которых комму≠тируютс€ горизонтальные и вертикальные трассы и посредством кото≠рых блоки  ЋЅ получают доступ к трассировочным ресурсам общего назначени€.

Х √“ћ св€зана в каждом из четырех направлений с соседней √“ћ посредством 24 трасс одинарной длины.

Х 96 буферизованных Ќ≈’-линий трассируют сигналы √“ћ к шести другим √“ћ в каждом из четырех направлений. Ќ≈’-линии органи≠зованы в виде зигзагообразных линий. Ќ≈’-линии могут подклю≠чатьс€ к источникам сигнала только в своих конечных точках или се≠рединных (три блока от источника). ќдна треть€ часть Ќ≈’-линий €вл€етс€ двунаправленными, в то врем€ как остальные Ч однона≠правленные.

Х 12 длинных линий €вл€ютс€ буферизированными, двунаправленными лини€ми, распростран€ющими сигналы в микросхеме быстро и эф≠фективно. ¬ертикальные длинные линии имеют прот€женность, равную полной высоте кристалла, а горизонтальные длинные линии Ч полной ширине.

4.4.3.† “рассировочные ресурсы дл€ блоков ввода-вывода

 ристалл Virtex имеет дополнительные трассировочные ресурсы, располо≠женные по периферии всей микросхемы. Ёти трассировочные ресурсы форми≠руют добавочный интерфейс между  ЋЅ и Ѕ¬¬. Ёти дополнительные ресурсы, называемые VersaRing, улучшают возможности закреплени€ сигналов за кон≠тактами и переназначени€ уже сделанного закреплени€, если это требование на≠кладываетс€ расположением сигналов на печатной плате. ѕри этом сокращает≠с€ врем€ изготовлени€ всего проекта, т. к. изготовление и проектирование печат≠ной платы можно выполн€ть одновременно с проектированием FPGA.

4.4.4.† —пециальные трассировочные ресурсы

Ќекоторые классы сигналов требуют наличи€ специальных трассиро≠вочных ресурсов дл€ получени€ максимального быстродействи€. ¬ уст≠ройстве Virtex специальные трассировочные ресурсы создавались дл€ двух классов сигналов:

Х √оризонтальные трассировочные ресурсы создавались дл€ реализа≠ции микросхеме шин с трем€ состо€ни€ми. „етыре разделенные ли≠нии шин реализованы дл€ каждой строки  ЋЅ, позвол€€ организовы≠вать сразу несколько шин в пределах одной строки (–ис. 8).

Х ƒве специальные линии дл€ распространени€ сигналов быстрого пе≠реноса к прилегающему  ЋЅ в вертикальном направлении.

4.4.5. √лобальные трассировочные ресурсы

√лобальные трассировочные ресурсы распредел€ют тактовые сигналы и другие сигналы с большим коэффициентом разветвлени€ по выходу на всем пространстве кристалла.  ристалл Virtex имеет два типа глобальных трасси≠ровочных ресурсовтназываемых соответственно первичными и вторичными:

Х ѕервичные глобальные трассировочные ресурсы представл€ют со≠бой четыре специальные глобальные сети со специально выделенными входными контактами и св€занными с ними глобальными буферами, спроектированными дл€ распределени€ сигналов синхронизации с высоким коэффициентом разветвлени€ и с минимальными разбегами фронтов.  ажда€ така€ сеть может быть нагружена на входы синхро≠низации всех  ЋЅ, Ѕ¬¬ и Block RAM Ч блоков микросхемы. »сто≠чниками сигналов дл€ этих сетей могут быть только глобальные бу≠феры. ¬сего имеетс€ четыре глобальных буфера Ч по одному дл€ каждой глобальной сети.

Х† ¬торичные глобальные трассировочные ресурсы состо€т из 24 маги≠стральных линий, 12 Ч вдоль верхней стороны кристалла и 12 Ч вдоль нижней.† ѕо этим св€з€м может быть распространено до 12 уникальных сигналов на колонку по 12 длинным лини€м данной колонки. ¬торичные ресурсы €вл€ютс€ более 'гибкими, чем пер≠вичные, т.к. эти сигналы, в отличие от первичных, могут трассиро≠ватьс€ не только до входов синхронизации.

4.5. –аспределение сигналов синхронизации

 ак было описано выше, Virtex имеет высокоскоростные, с малыми ис≠кажени€ми трассировочные ресурсы дл€ распределени€ сигналов синхро≠низации на всем пространстве микросхемы. “ипичное распределение це≠пей синхронизации показано на –ис. 9.

¬ микросхему встроено четыре глобальных буфера, два Ч в середине верхней части микросхемы, два Ч в середине нижней части. Ёти буферы через первичные глобальные сети могут подводить сигналы синхрониза≠ции на любой тактовый вход.

ƒл€ каждого глобального буфера имеетс€ соответствующий, примыка≠ющий к нему контакт микросхемы. —игнал на вход глобального буфера мо≠жет подаватьс€ как с этих контактов, так и от сигналов, трассируемых ре≠сурсами общего назначени€.

4.5.1. ћодули автоподстройки задержки (DLL)

ѕолностью цифрова€ автоподстройка задержки (DLL), св€занна€ с каждым глобальным буфером, может устран€ть перекос задержек между синхросигналом на входном контакте микросхемы и сигналами на тактовых входах внутренних схем устройства.  ажда€ DLL может быть нагружена на две глобальные цепи синхронизации. —хема DLL отслеживает сиг≠нал синхронизации на входном контакте микросхемы и тактовый сигнал, распредел€емый внутри кристалла, затем автоматически устанавливает необходимую задержку. ƒополнительна€ задержка вводитс€ таким обра≠зом, что фронты сигналов синхронизации достигают внутренних тригге≠ров в точности на один период синхронизации позже их прихода на вход≠ной контакт. Ёта система с обратной св€зью эффективно устран€ет за≠держку распределени€ сигналов синхронизации, гарантиру€, что фронты синхросигналов на входе микросхемы и на внутренних тактовых входах с большой точностью синхронны.

¬добавок, дл€ устранени€ задержек, возникающих при распределении тактовых сигналов, DLL создает новые возможности управлени€ функци≠€ми синхронизации. ћодуль DLL может создавать четыре квадратурные фазы из исходного источника синхросигнала; удваивать частоту синхро≠сигнала или делить эту частоту на 1.5, 2, 2.5, 3, 4, 5, 8 или 16.

ћодуль DLL также функционирует как тактовое зеркало. ѕутем выво≠да из микросхемы сигнала с выхода DLL и последующего ввода этого сиг≠нала снова внутрь кристалла, схема DLL может устранить разбег фаз дл€ тактовых сигналов на уровне печатной платы, при работе с несколькими устройствами Virtex.

„тобы гарантировать, что системна€ синхронизаци€ будет нормально функционировать до момента окончани€ конфигурировани€ системы и на≠чала штатной работы, схема DLL имеет возможность задерживать процесс конфигурировани€ до нормальной синхронизации с системой.

4.6. ѕериферийное сканирование (ѕ—)

ћикросхемы Virtex поддерживают команды периферийного сканирова≠ни€, приведенные в спецификации стандарта IE≈≈ 1149.1. ѕорт Test Access Port (TAP) и регистры реализованы дл€ выполнени€ команд Extest, INTEST, Sample/Preload, Bypass, IDCODE, USERCODE и HIGHZ.  роме того, порт “ј– поддерживает две внутренние сканирующие цепочки и поз≠вол€ет загрузить/считать конфигурацию кристалла.

ѕорт “ј– использует предопределенные контакты микросхемы и LVTTL уровни сигналов. ƒл€ того чтобы выход TDO выдавал сигналы на уровн€х LVTTL, на контакт †второго банка должно быть подано на≠пр€жение 3.3 ¬. ¬ противном случае напр€жение на выходе “Dќ будет ме≠н€тьс€ в пределах от нул€ до

ќперации периферийного сканировани€ не завис€т от конкретных кон≠фигураций блоков ввода-вывода и типа корпуса. ¬се блоки ввода-вывода, включа€ неподключенные к контактам, рассматриваютс€ как независимые двунаправленные контакты с трем€ состо€ни€ми, в единой цепочке скани≠ровани€. —охранение возможности осуществл€ть двунаправленное тести≠рование после конфигурировани€ облегчает тестирование внешних меж≠соединений.

¬ “абл. 7 приведены команды периферийного сканировани€, поддержи≠ваемые кристаллами Virtex. ¬нутренние сигналы могут быть проанализи≠рованы в процессе выполнени€ команды Extest посредством подключени€ их к неиспользуемым выходам блоков ввода-вывода, либо к блокам ввода-вывода, не присоединенным к контактам. ќни могут быть также подсоеди≠нены к неиспользуемым выходам блоков ввода-вывода, которые определе≠ны как однонаправленные входные контакты.

“аблица 7. »нструкции периферийного сканировани€

 оманда

ƒвоичный код

ќписание

EXTEST

00000

–азрешает операцию периферийного сканировани€ EXTEST

SAMPLE/PRELOAD

00001

–азрешает операцию периферийного сканировани€ SAMPLE/PRELOAD

USER1

00010

ƒоступ к определенному пользователем регистру 1

USER2

00011

ƒоступ к определенному пользователем регистру 2

CFG_OUT

00100

ƒоступ к конфигурационной шине дл€ операций считывани€

CFG_IN

00101

ƒоступ к конфигурационной шине дл€ операций записи

INTEST

00111

–азрешает операцию периферийного сканировани€ INTEST

USERCODE

01000

–азрешает считывание пользовательского кода

IDCODE

01001

–азрешает считывание ID кода

HIGHZ

01010

ѕереводит выходы в третье состо€ние во врем€ операции BYPASS

JSTART

01100

јктивизирует вход TCK порта TAP

BYPASS

11111

–азрешает BYPASS

RESERVED

Ћюбой другой

«арезервированные инструкции

ƒо конфигурации кристалла доступны все команды кроме USER1 и USER2. ѕосле конфигурации кристалла доступны все команды без исклю≠чени€. ¬о врем€ конфигурации не рекомендуетс€ использовать команды Extest, INtest и Sample/Preload.

¬ дополнение к описанным выше тестовым командам поддерживаютс€ команды, позвол€ющие загрузить/считать конфигурацию кристалла.

Ќа –ис. 10 показана логика периферийного сканировани€ кристаллов серии Virtex. Ћогика периферийного сканировани€ состоит из 3-разр€дно≠го регистра данных на один Ѕ¬¬, контроллера порта “ј– и регистра ко≠манд с декодированием.

4.6.1.† –егистры данных

ѕервичный регистр данных €вл€етс€ регистром периферийного скани≠ровани€. ƒл€ каждого вывода микросхемы, св€занного с программируе≠мым Ѕ¬¬, регистр данных ѕ— содержит три разр€да сдвигового регистра и три разр€да регистра-защелки (дл€ входа, выхода и управлени€ третьим состо€нием). ¬ыводы, не доступные дл€ программировани€ пользовате≠лем, имеют только по одному разр€ду в регистре данных ѕ— (дл€ входа или выхода).

ƒругим регистром данных €вл€етс€ регистр BYPASS. ƒанный регистр осуществл€ет синхронизацию данных, проход€щих через кристалл, в сле≠дующее устройство с периферийным сканированием. ¬ кристалле имеет≠с€ только один такой регистр.

 ристалл семейства Virtex содержит две дополнительные внутренние цепи сканировани€, которые могут быть задействованы использованием в проекте макромодул€ BSCAN. ¬ыводы SEL1 и SEL2 макромодул€ BSCAN перевод€тс€ в логическую единицу при командах USER1 и USER2 соот≠ветственно, задейству€ эти цепи. ƒанные с выхода “ќќ считываютс€ вхо≠дами TDO1 или TDO2 макромодул€ BSCAN. ћакромодуль BSCAN также имеет раздельные тактовые входы DRCK1 и DRCK2 дл€ каждого пользо≠вательского регистра ѕ—, общий вход TDI и общие выходы RESET, SHIFT и UPDATE, отражающие состо€ние контроллера порта “ј–.

4.6.2.† ѕор€док битов регистра данных ѕ—

ѕор€док в каждом Ѕ¬¬: ¬ход, ¬ыход, ¬ысокий импеданс. “олько входные контакты представлены одним битом, а только выходные -всеми трем€.

≈сли смотреть на кристалл, как он представлен в программном обеспе≠чении проектировани€ (модуль FPGA EDITOR), то последовательность битов в регистре данных ѕ— будет определ€тьс€, как на –ис. 11.

Ѕит 0 (крайний TDO)

Ѕит 1

Ѕит 2


†††††

†††††† ( райний к TDI)

† ѕрава€ половина верхнего кра€ Ѕ¬¬ (справа-налево)

† GCLK2

† GCLK3


†† Ћева€ половина верхнего кра€ Ѕ¬¬ (спрва-налево)


†† Ћевый край Ѕ¬¬ (сверху-вниз)

†† ћ1

†† ћ0

†† ћ2


†† Ћева€ половина нижнего кра€ Ѕ¬¬ (слева-направо)

†† GCLK1

†† GCLK2


†† ѕрава€ половина нижнего кра€ Ѕ¬¬ (слева-направо)

††

††† DONE

††† PROG


†† ѕравый край Ѕ¬¬ (снизу-вверх)

††

††† CCLK††

–ис. 11. ѕоследовательность битов ѕ—.

4.6.3. »дентификационные регистры

»меютс€ два идентификационных регистра: IDCODE-регистр и USER-CODE-регистр. IDCODE позвол€ет определить микросхему, подсоединен≠ную к JTAG-nopry.

IDCODE имеет следующий двоичный формат:

vvvv : ffff: fffa : aaaa : аааа : сссс : сссс : ссс1,

где v Ч код корпуса, fЧ код семейства кристаллов (03h дл€ семейства Virtex), а Ч число строк матрицы  ЋЅ (от 010h дл€ XCV50 до 040h дл€ XCV1000), с Ч код компании производител€ (49h дл€ фирмы ЂXilinxї)

¬ “абл. 8 приведены идентификационные коды (IDCODEs), присвоен≠ные кристаллам серии Virtex.

»спользу€ USERCODE, пользователь может записать и считать свой идентификационный номер дл€ данного проекта. ѕользовательский иденти≠фикационный код включаетс€ в конфигурационный файл во врем€ его созда≠ни€. USERCODE может быть считан только после конфигурации кристалла.

“аблица 8. »дентификационные коды (IDCODEs), присвоенные кристаллам серии Virtex

 ристалл

IDCODE

XCV50

v0610093h

XCV100

v0614093h

XCV150

v0618093h

XCV200

v061C093h

XCV300

v0620093h

XCV400

v0628093h

XCV600

v0630093h

XCV800

v0638093h

XCV1000

v0640093h

4.6.4. ¬ключение ѕ— в проект

“ак как все контакты, необходимые дл€ ѕ—, предопределены в каждом кристалле, то не нужно включать в проект дополнительных элементов, ес≠ли не будут использоватьс€ пользовательские регистры (USER1 и USER2). ƒл€ задействовани€ этих регистров в проект необходимо включить эле≠мент BSCAN и соединить соответствующие выводы.

5. —истема проектировани€

–азработка кристаллов Virtex осуществл€етс€ программным обеспече≠нием проектировани€ Xilinx Foundation и/или Xilinx Alliance. ѕроцесс про≠ектировани€ включает: ввод проекта, размещение в кристалл и верификацию. ƒл€ ввода проекта могут примен€тьс€ стандартные электронные —јѕ–, таких фирм, как ЂAldecї, ЂCadenceї, ЂSimplicityї, ЂMentor Graphicsї или ЂSynopsysї. ƒл€ размещени€ в кристалл и верифи≠кации используютс€ специализированные под архитектуру —јѕ–, выпус≠каемые только фирмой ЂXilinxї.

—истема проектировани€ фирмы ЂXilinxї интегрирована в управл€ю≠щую программу, называемую Xilinx Design Manager (XDM), котора€ обеспе≠чивает доступ к общему пользовательскому интерфейсу, независимо от вы≠бора вида программы ввода или верификации. ѕрограмма XDM упрощает выбор настроек, необходимых дл€ выполнени€ проекта, благодар€ наличию разветвленного меню и легко доступной справочной системе (on-line help).

ѕрикладные программы, начина€ от создани€ схемы (schematic cap≠ture), до размещени€ и трассировки (Placement and Routing Ч PAR), до≠ступны из программы XDM. ÷епочка команд, определ€ющих последова≠тельность обрабатывающих процессов, генерируетс€ до начала их испол≠нени€ и запоминаетс€ дл€ последующего документировани€.

Ќесколько расширенных свойств программного обеспечени€ облегчает проектирование микросхем Virtex. Ќапример, схемные относительно рас≠положенные макросы (Relationally Placed Macros Ч RPMs), в которых со≠держитс€ информаци€ о принудительной взаимной ориентации составных частей элементов проекта, дают необходимую информацию дл€ их реаль≠ного размещени€ на кристалле. ќни помогают обеспечить оптимальное выполнение стандартных логических функций.

ƒл€ ввода проектов с помощью €зыков описани€ аппаратных средств (Hardware Description Language Ч HDL), система проектировани€ Xilinx Foundation предоставл€ет интерфейсы к синтезаторам следующих фирм:

Ч   ЂSynopsisї (FPGA Compiler, FPGA Express);

Ч   ЂExemplarї (Spectrum);

Ч   ЂSymplicityї (Symplify).

ƒл€ схемного ввода проектов системы проектировани€ Xilinx Foundation и Alliance предоставл€ют интерфейсы к следующим системам создани€ схем:

Ч   Mentor Graphics V8 (Design Architect Quick Sim II);

Ч   Innoveda (Viewdraw).

—уществует множество других производителей, которые предлагают аналогичные по функци€м системы ввода проекта.

ƒл€ упрощени€ взаимодействи€ различных —јѕ– существует стан≠дартный формат файлов (EDIF), который поддерживаетс€ всеми произво≠дител€ми —јѕ–.

—јѕ– дл€ Virtex включает унифицированную библиотеку стандартных функций. Ёта библиотека содержит свыше 400 примитивов и макросов, от двухвходовых вентилей », до 16-битовых аккумул€торов и включает арифметические функции, компараторы, счетчики, регистры данных, де≠шифраторы, шифраторы, функции ввода-вывода, защелки, булевы функ≠ции, мультиплексоры и сдвигающие регистры.

„асть библиотеки, содержащей детальные описани€ общих логических функций, реализованных в виде Ђнежесткихї макросов (soft macro), не со≠держит никакой информации о разбиении этих функций на реальные физи≠ческие блоки и об их размещении в кристалле. Ѕыстродействие данных макросов зависит, таким образом, от этих двух процедур, которые реализуют≠с€ на этапе размещени€ проекта в кристалл. ¬ то же врем€ относительно расположенные макросы (RPMs) содержат в себе предварительно опреде≠ленную информацию о разбиении на физические блоки и о размещении, ко≠тора€ дает возможность дл€ оптимального выполнени€ этих функций. ѕользователи могут создать свою собственную библиотеку Ђнежесткихї макросов и RPM из примитивов и макросов стандартной библиотеки".

—реда проектировани€ поддерживает ввод иерархических проектов, в которых схемы верхнего уровн€ содержат основные функциональные бло≠ки, в то врем€ как системы нижнего уровн€ определ€ют логические функ≠ции этих блоков. ƒанные элементы иерархического проекта автоматичес≠ки объедин€ютс€ соответствующими средствами на этапе размещени€ в кристалл. ѕри иерархической реализации могут объедин€тьс€ различные средства ввода проекта, дава€ возможность каждую из частей вводить на≠иболее подход€щим дл€ нее методом.

5.1. –азмещение проекта в кристалл

ѕрограммное средство размещени€ и трассировки (place and route Ч PAR) обеспечивает автоматическое протекание процесса размещени€ проекта в кристалл, которое описываетс€ ниже. ѕроцедура разбиени€ на физические блоки получает исходную информацию о проекте в виде перечн€ св€зей фор≠мата EDIF и осуществл€ет прив€зку абстрактных логических элементов к ре≠альным физическим ресурсам архитектуры FPGA (Ѕ¬¬,  ЋЅ). «атем проце≠дура размещени€ определ€ет наилучшее место дл€ их размещени€, руковод≠ству€сь информацией о межсоединени€х и желаемом быстродействии. ¬ за≠вершении, процедура трассировки выполн€ет соединени€ между блоками.

јлгоритмы программы PAR поддерживают автоматическое выполне≠ние большинства проектов. “ем не менее, в некоторых приложени€х поль≠зователь при необходимости может осуществл€ть контроль и управление процессом. Ќи этапе ввода проекта пользователь может задавать свою ин≠формацию дл€ разбиени€, размещени€ и трассировки.

¬ программное обеспечение встроено средство Timing Wizard, управл€≠ющее процессом размещени€ и трассировки с учетом требований к време≠нам распространени€ сигналов. ѕри вводе проекта пользователь задает эту информацию в виде временных ограничений дл€ определенных цепей. ѕроцедуры анализа временных параметров св€зей анализируют эти, за≠данные пользователем, требовани€ и пытаютс€ удовлетворить им.

¬ременные требовани€ ввод€тс€ в схему в виде непосредственных си≠стемных ограничений, таких, как минимально допустима€ частота синхро≠низации, или максимально допустима€ задержка между двум€ регистрами. ѕри таком подходе результирующее быстродействие системы с учетом суммарной прот€женности путей автоматически подгон€етс€ под требова≠ни€ пользовател€. “аким образом, задание временных ограничений дл€ от≠дельных цепей становитс€ не нужным.

5.2. ¬ерификаци€ проекта

¬ дополнение к обычному программному моделированию FPGA, поль≠зователь может использовать метод непосредственной отладки реальных цепей. Ѕлагодар€ неограниченному количеству циклов перепрограммиро≠вани€ кристаллов FPGA, работоспособность проектов можно проверить в реальном масштабе времени, вместо того чтобы использовать большой на≠бор тестовых векторов, необходимых при программном моделировании.

—истема проектировани€ устройств Virtex поддерживает и программное моделирование и метод отладки непосредственно аппаратных цепей. ƒл€ выполнени€ моделировани€ система извлекает временную информацию, полученную после размещени€ из базы данных проекта, и вводит ее в сете≠вой :перечень. ѕользователь может и сам проверить критичные по времени части проекта, использу€ статический временной анализатор TRACE.

ƒл€ непосредственной отладки цепей к системе проектировани€ по≠ставл€етс€ кабель дл€ загрузки конфигурационных данных и обратного считывани€ данных из микросхемы. Ётот кабель соедин€ет персональный компьютер или рабочую станцию с микросхемой FPGA, установленной в законченное устройство. ѕосле загрузки проекта в FPGA, пользователь может выполнить один шаг изменени€ логического состо€ни€ схемы, за≠тем выполнить обратное считывание состо€ни€ триггеров в компьютер и проанализировать правильность работы схемы. ѕростейшие модификации проекта при этом можно осуществл€ть в считанные минуты.

6.  онфигурирование кристалла в устройстве

ћикросхемы Virtex конфигурируютс€ путем загрузки конфигурационных данных во внутреннюю конфигурационную пам€ть. „асть специальных кон≠тактов, которые при этом используютс€, не могут примен€тьс€ дл€ других целей, в то же врем€ некоторые из них могут после завершени€ конфигурировани€ служить в качестве контактов ввода-вывода общего назначени€.

  специальным контактам конфигурировани€ относ€тс€ следующие:

-         контакты режима конфигурировани€ (ћ2, Ml, ћ0);

-         контакт синхронизации процесса конфигурировани€ (CCLK);

-         контакт

-         контакт DONE;

-         контакты†† порта†† периферийног сканирован舆† (TDI,†† “ќќ,

TMS, “— ).

¬ зависимости от выбранного режима конфигурировани€ контакт CCLK может быть либо источником сигнала синхронизации, либо наобо≠рот Ч приемником сигнала от внешнего генератора синхросигналов.

6.1. –ежимы конфигурировани€

Virtex поддерживает следующие четыре режима конфигурировани€:

Ч подчиненный последовательный режим (Slave-serial);

Ч ведущий последовательный режим (Master-serial);

Ч режим SelectMap;

Ч режим периферийного сканировани€ (Boundary Scan Ч JTAG).

 омбинаци€ кодов на специальных входных контактах (ћ2, Ml, ћ0) позвол€ет выбрать один из режимов конфигурировани€, при этом четыре из восьми кодов соответствуют Ђподт€нутомуї (pull-up) состо€нию входов блоков ввода-вывода до начала процедуры конфигурировани€, и еще четы≠ре комбинации состо€нию неопределенного потенциала блоков ввода-вы≠вода. —оответствие этих кодов необходимому режиму приведено в “абл. 9.

“аблица 9.  онфигурационные коды.

–ежим

ћ2

ћ1

ћ0

CCLK

–азр€дность данных

ѕоследовательный выход DOUT

 онтакты Ђподт€нутыї

Master-serial

0

0

0

¬ыход

1

≈сть

Ќет

Boundary-scan

1

0

1

1

Ќет

Ќет

SelectMAP

1

1

0

¬ход

8

Ќет

Ќет

Slave-serial

1

1

1

¬ход

1

≈сть

Ќет

Master-serial

1

0

0

¬ыход

1

≈сть

ƒа

Boundary-scan

0

0

1

1

Ќет

ƒа

SelectMAP

0

1

0

¬ход

8

Ќет

ƒа

Slave-serial

0

1

1

¬ход

1

≈сть

ƒа

 онфигурирование микросхемы FPGA через порт периферийного ска≠нировани€ доступно всегда, независимо от значени€ этого кода. «адание кода отключает другие режимы. ¬се три контакта режима конфигурирова≠ни€ имеют внутренние Ђподт€гивающиеї резисторы и по умолчанию задают, таким образом, состо€ни€ высокого логического уровн€, если отсутствуют внешние подключени€.

6.1.1. ѕодчиненный последовательный резким

¬ этом режиме FPGA принимает конфигурационные данные в последо≠вательной форме от последовательного ѕ«” или от другого источника по≠следовательных конфигурационных данных.

ƒанные последовательного битового потока (bitstream) должны быть установлены на входе DIN незадолго до по€влени€ нарастающего фронта сигнала, генерируемого внешним источником и подаваемого на вход CCLK.

Ќесколько микросхем FPGA могут быть соединены в цепочку дл€ кон≠фигурировани€ от единого внешнего источника конфигурационных дан≠ных. ѕосле того как одна из микросхем сконфигурирована, данные дл€ следующей по€вл€ютс€ на выходе DOUT. »зменение данных на выходе DOUT происходит после нарастающего фронта сигнала на входе CCLK.

ѕроцесс стробировани€ данных, подаваемых на вход DIN по нарастаю≠щему фронту CCLK, отличаетс€ от аналогичного процесса в старых се≠мействах микросхем FPGA, но это не приводит к возникновению проблем дл€ смешанных конфигурационных цепочек. “акое изменение сделано дл€ увеличени€ скоростей последовательного конфигурировани€ цепочек FPGA, состо€щих только из микросхем Virtex.

Ќа –ис. 12 изображена полна€ схема, совмещающа€ подчиненные ре≠жимы и ведущий режим. FPGA Virtex, конфигурируемые в подчиненном режиме, должны быть подключены так же, как устройство, изображенное третьим слева.

ѕодчиненный последовательный режим выбираетс€ заданием кода <111> на входах режима конфигурировани€ (ћ2, Ml, ћ0). ¬нутрен≠ние высокоомные резисторы на режимных контактах Ђподт€гиваютї данные входы в состо€ние высокого логического уровн€ и, таким об≠разом, задают этот режим по умолчанию, если выходы не имеют внешних подключений. Ќа –ис. 13 изображена временна€ диаграмма дл€ данного режима.

¬ “абл. 10 содержитс€ более подробна€ информаци€ дл€ величин, при≠веденных на –ис. 13. ƒл€ FPGA, соединенных в цепочку, процесс конфи≠гурировани€ должен быть задержан до тех пор, пока на контактах †всех микросхем цепочки не по€витс€ высокий логический уровень.

“аблица 10. ѕараметры сигналов подчиненного и ведущего режимов

ѕараметр

ќбозначение

«начение

min

max

ѕредустановка/удержание входного сигнала DIN, подчиненный режим

1/2*

5.0 нс/0 нс

ѕредустановка/удержание входного сигнала DIN, ведущий режим

1/2*

5.0 нс/0 нс

«адержка сигнала DOUT

3*

12 нс

ƒлительность высокого уровн€

4*

5.0 нс

ƒлительность низкого уровн€

5*

5.0 нс

„астота

66 ћ√ц

*—м. рис. 13.

6.1.2. ¬едущий последовательный резким

¬ ведущем последовательном режиме с выхода CCLK FPGA сигнал по≠даетс€ на соответствующий вход микросхемы ѕѕ«”, котора€ передает данные на DIN-вход той же микросхемы FPGA. ѕрием данных в FPGA осуществл€етс€ по каждому нарастающему фронту сигнала CCLK. ѕосле полного конфигурировани€ микросхемы, данные дл€ следующих уст≠ройств, соединенных цепочкой, по€вл€ютс€ на выходе DOUT после каж≠дого нарастающего фронта сигнала CCLK. ƒанные конфигурировани€, по≠ступающие на все микросхемы FPGA, соединенные в цепочку, об€затель≠но начинаютс€ с блока, называемого преамбулой.

»нтерфейс, поддерживающий этот режим, идентичен интерфейсу под≠чиненного режима, за исключением того, что дл€ генерации синхросигна≠ла конфигурировани€ используетс€ внутренний осцилл€тор FPGA. „асто≠та дл€ этого синхросигнала может быть выбрана из широкого диапазона значений, но по умолчанию всегда используетс€ низка€ частота. ѕереклю≠чение на более высокую частоту происходит данными, которые распозна≠ютс€ микросхемой в самом конфигурационном потоке, после чего остав≠ша€с€ часть потока загружаетс€ уже с новой скоростью. ѕереключение снова на более низкую частоту запрещаетс€. „астота синхронизации CCLK устанавливаетс€ выбором ConfigRate в программе генерации кон≠фигурационного потока. ћаксимальна€ частота CCLK, котора€ может быть выбрана Ч 60 ћ√ц. ¬ыбира€ конкретную частоту CCLK, необходи≠мо убедитьс€, что используемые ѕ«” и все соединенные в цепочку микро≠схемы FPGA рассчитаны на конфигурирование в таком темпе.

ѕосле включени€ питани€, частота CCLK равна 2.5 ћ√ц. Ёта частота ис≠пользуетс€ до момента загрузки битов ConfigRate, после чего частота мен€≠етс€ на новое значение, определенное этими битами. ≈сли в проекте не за≠даетс€ друга€ частота, то используема€ по умолчанию частота равна 4 ћ√ц.

Ќа –ис. 12 показана полна€ система, содержаща€ кристалл в ведущем и кристалл в подчиненном режимах. ¬ этой схеме крайнее левое устройст≠во работает в ведущем последовательном режиме. ќстальные устройства работают в подчиненном последовательном режиме. Ќа вход †микросхемы ѕѕ«” подаетс€ сигнал с контактов †микросхемы FPGA. јналогично, на вход †Ч с выхода DONE. ѕри этом в зависимости от выбранной стартовой последовательности существует конфликт потенци≠алов на контакте DONE.

ƒл€ последовательного конфигурировани€ микросхем FPGA необходимо использовать последовательность, изображенную в виде алгоритма на –ис. 14.

¬ременна€ диаграмма дл€ ведущего последовательного режима показа≠на на –ис. 15. ƒанный режим выбираетс€ заданием кода <000> или <100> на входах ћ2, Ml, ћ0. Ќеобходимую временную информацию дл€ этого режима содержит “абл. 10.

¬рем€ нарастани€ напр€жени€ питани€ †от уровн€ 1 ¬ до мини≠мально допустимого значени€ †не должно превышать 50 мс, в против≠ном случае необходимо удерживать сигнал †в состо€нии низко≠го логического уровн€ до момента достижени€ допустимого уровн€ .

6.1.3. –ежим SelectMAP

SelectMAP Ч самый быстрый режим конфигурировани€. ¬ этом режи≠ме данные записываютс€ в FPGA побайтно с использованием флага BUSY, управл€ющего потоком данных.

¬нешний источник создаЄт байтовый поток данных и сигналы CCLK, выбор кристалла (Chip Select Ч BUSY, данные должны удерживать≠с€ до тех пор, пока BUSY не будет переведен в состо€ние низкого уровн€.

»спользу€ этот режим можно считать данные. ≈сли сигнал †не установлен (т.е. находитс€ в состо€нии высокого логического уровн€), кон≠фигурационные данные читаютс€ обратно из FPGA, как часть операции обратного считывани€.

ѕосле окончани€ конфигурировани€ контакты порта SelectMAP могут использоватьс€ как дополнительные пользовательские входы-выходы.

ƒа

«адержка конфигурации

 онфигураци€ при включении питани€

 онфигураци€, инициированна€ пользователем

,

Ѕанк 2 > 1.0¬

ѕодача сигнала логического С0Т на

FPGA переводит в логический С0Т †и DONE

ќчистка конфигурационной пам€ти

удерживаетс€† в логическом С0Т

=Т0Т

FPGA опрашивает режимные контакты

«агрузка конфигурационных данных

 онтрольна€ сумма совпадает?

«агрузка конфигурационных данных

‘аза Start-up. FPGA переводит в логическую С1Т DONE, активирует Ѕ¬¬, производит глобальный сброс/установку триггеров

¬ыполнение запрограммированных функций

Ќет

ƒа

Ќет

Ќет

Ќет

ƒа

–ис. 14. јлгоритм конфигурировани€ микросхем Virtex в последовательных режимах


†††††††††††††††††††††††††††††

ћожно использовать этот порт дл€ быстрого 8-битового обратного считы≠вани€ конфигурационных данных.

—охранение такой возможности после конфигурировани€ реализует≠с€ на этапе создани€ битового потока. ƒл€ сохранени€ такой возможно≠сти необходимо использовать ограничени€ типа PROHIBIT, предохра≠н€ющие контакты порта SelectMAP от использовани€ в качестве поль≠зовательских.

Ќесколько FPGA Virtex могут конфигурироватьс€ в режиме SelectMAP, и далее одновременно запускатьс€ дл€ штатного функционировани€. ƒл€ кон≠фигурировани€ нескольких устройств таким способом, необходимо соеди≠нить параллельно индивидуальные сигналы отдельных микросхем CCLK, Data, †и BUSY.  онкретные микросхемы конфигурируютс€ по очере≠ди за счет поочередной подачи активного сигнала на контакт выборки (FPGA и записи соответствующих ей данных. ¬ “абл. 11 представлены временные параметры сигналов режима SelectMAP.

«апись

ѕроцедура записи† посылает пакеты† конфигурационных данных в FPGA. Ќеобходимо отметить, что конфигурационный пакет можно расще≠пить на несколько таких последовательностей. ѕакет не должен быть за≠кончен за врем€ одной активизации сигнала –ис. 16.

ѕоследовательность операций:

1. ”становить сигналы †и †в состо€ние низкого логическо≠го уровн€. ќтметим, что если сигнал †активизируетс€ во врем€ уже функционирующего сигнала CCLK, сигнал †должен оставатьс€ неизменным. ¬ противном случае, как описано далее, будет инициирова≠но преждевременное прекращение процедуры.

“аблица 11. ѕараметры сигналов режима SelectMAP.

ѕараметр

ќбозначение

«начение

min

max

ѕредустановка/удержание входных сигналов† D0-D7

1/2*

5.0 нс/0 нс

ѕредустановка/удержание входного сигнала

3/4*

7.0 нс/0 нс

ѕредустановка/удержание входного сигнала

5/6*

7.0 нс/0 нс

«адержка распространени€ сигнала

7*

12.0 нс

„астота

66 ћ√ц

„астота без подтверждени€ получени€ данных

50 ћ√ц

*—м. рис. 16.

2. ƒанные подать на вход D[7:0]. ќтметим, что дл€ избежани€ кон≠фликта между данными от различных источников, информаци€ не должна выдаватьс€ во врем€, когда сигнал †имеет значение С0Т, a †Ч значение С1Т. “акже нельз€ активизировать больше одного CS, в то вре≠м€ когда сигнал WRITE имеет значение С1Т.

3. ƒанные принимаютс€ по нарастающему фронту CCLK при усло≠вии, что сигнал BUSY при этом имеет значение С0Т. ¬ случае, если сиг≠нал BUSY имел значение С1Т от предыдущей записи, данные не прини≠маютс€. ƒанные снова будут приниматьс€ по первому же нарастающему фронту CCLK после перехода BUSY в состо€ние С0Т; при этом данные должны удерживатьс€ до этого событи€.

4. ѕовтор€ть шаги 2 и 3 до тех пор, пока не будут переданы все данные.

5. ѕеревести сигналы †и †в неактивное состо€ние.

јлгоритм процедуры записи показан на –ис. 17. ќтметим, что если сигнал CCLK медленнее, чем FPGA не будет выставл€ть сигнал BUSY, в этом случае обмен подтверждени€ми готовности после реального приема данных не нужен, и данные могут просто вводитьс€ в FPGA по каждому циклу сигнала CCLK.

ѕреждевременное прекращение процедуры

ѕосле установки активного уровн€ сигнала BUSY (зан€то) до тех пор, пока прерванна€ процедура будет завершена. ѕосле прекращени€ процедуры, дл€ продолжени€ приема пакета, необходимо повторить пере≠дачу того слова, которое было прервано не на границе слова.

ƒл€ того чтобы инициировать преждевременное прекращение проце≠дуры записи, необходимо перевести сигнал †в неактивное состо€≠ние.  ак показано на –ис. 18, прекращение процедуры начнетс€ с прихо≠дом нарастающего фронта CCLK.

6.1.4. »спользование резкима периферийного сканировани€ дл€ конфигурировани€ Virtex

ƒл€ конфигурировани€ в режиме периферийного сканировани€ исполь≠зуютс€ только специальные контакты порта тестового доступа (Test Access Port Ч “ј–) в соответствии со стандартом IEEE 1149.1.

 онфигурирование через порт “ј– выполн€етс€ с помощью специаль≠ной команды CFG_IN. Ёта команда позвол€ет преобразовать входные дан≠ные, поступающие на вход TDI, в пакет данных дл€ внутренней шины кон≠фигурировани€.

ƒл€ конфигурировани€ FPGA через порт периферийного сканировани€ необходимо выполнить следующие действи€:

1. «агрузить†† команду† CFG_IN†† в внутренни醆 регистр†† команд (instruction register Ч IR).

2. ¬вести состо€ние Shift-DR (SDR).

3. ¬ыдать стандартный конфигурационный bitstream на TDI.

4. ¬озвратитьс€ к состо€нию Run-Test-Idle (RTI).

5. «агрузить в регистр IR команду JSTART.

6. ¬вести состо€ние SDR.

7. ¬ыдать†† “— †† д눆† длины†† последовательност膆 (длина программируема€).

8. ¬озвратитьс€ к состо€нию RT1.

 ак отмечалось ранее, конфигурирование и обратное считывание все≠гда доступно в режиме периферийного сканировани€. ƒл€ выборки режи≠ма необходимо подать код <101> или <001> на контакты ћ2, Ml, ћ0.

6.2. ѕоследовательность конфигурации

 онфигурирование устройств Virtex -- процесс, состо€щий из трех фаз. ¬ первой фазе конфигурировани€ очищаетс€ пам€ть. —ледующа€ фа≠за Ч загрузка данных в конфигурационную пам€ть. Ќаконец, активизиру≠етс€ логика (фаза Start-Up).

ќбычно процесс конфигурировани€ запускаетс€ автоматически после подачи напр€жени€ питани€, однако, как будет описано далее, он может быть задержан пользователем.  онфигурационный процесс может также быть инициирован установкой активного уровн€ сигнала †в состо€ние С1Т означает окончание фазы очистки па≠м€ти, а установка активного уровн€ сигнала DONE (С1Т) означает оконча≠ние процесса в целом.

¬ременна€ диаграмма дл€ конфигурационных сигналов после подачи напр€жени€ питани€ показана на –ис. 19, а соответствующие временные характеристики Ч в “абл. 12.

6.2.1. «адержка конфигурировани€

 онфигурирование FPGA может быть задержано удержанием сигнала на контакте †в, состо€нии низкого логического уровн€ до мо≠мента готовности системы к конфигурированию. Ќа прот€жении фазы очистки конфигурационной пам€ти последовательность операций состоит из повторени€ цикла очистки пам€ти по всем адресам. Ёти операции про≠должаютс€ до окончани€ одного полного цикла очистки пам€ти по всем адресам после установки сигнала на входе †в состо€ние С1Т. “а≠ким образом, задержка процесса конфигурировани€ равнозначна продол≠жению фазы очистки пам€ти.

“аблица 12. «начени€ временных параметров при подаче питани€.

ѕараметр

«начение

min

max

2.0 мс

100 мкс

0.5 мкс

4.0 мкс

300 нс

ƒругой вариант Ч подача от источника с открытым стоком сигнала низкого уровн€ на вход †Ч двунаправленный и работает как выход, имеющий низкий логический уровень во врем€ фазы очистки пам€ти. ”ве≠личение времени удержани€ низкого логического уровн€ на этом контакте приводит, к тому, что конфигурационный автомат продолжает выполн€ть фазу очистки пам€ти. “аким образом, процесс конфигурировани€ задер≠живаетс€, не вход€ в фазу загрузки данных.

6.2.2. ѕоследовательность вхождени€ в штатный режим работы

ѕри выполнении вхождени€ в штатный режим работы по умолчанию глобальный сигнал управлени€ третьим состо€нием (global tristate - GTS) активизируетс€ через один цикл CCLK после перехода сигнала DONE в состо€ние С1Т. Ёто позвол€ет выходам FPGA включитьс€ надле≠жащим образом.

ќдним циклом CCLK позже активизируютс€ сигнал глобальной уста≠новки/сброса (Global Set/Reset Ч GSR) и глобального разрешени€ записи (Global Write Enable Ч GWE). Ёто создает услови€ дл€ начала нормальной работы внутренних запоминающих элементов.

¬ременна€ диаграмма дл€ этих событий может быть изменена.  роме того, событи€ GTS, GSR и GWE могут активизироватьс€ после перехода всех выходов DONE в высокое состо€ние при конфигурировании множе≠ственных устройств FPGA, что позвол€ет начинать их работу в штатном режиме синхронно. ¬о врем€ выполнени€ последовательности допускает≠с€ включение на любой фазе паузы до момента нормального захвата сле≠д€щей системы схемы автоподстройки задержки (DLL).

6.3. ‘ормат потока конфигурационных данных

 ристаллы Virtex конфигурируютс€ последовательной загрузкой в них фреймов данных, которые объединены в двоичный поток (bitstream). ¬ “абл. 13 представлены объемы конфигурационной последовательности дл€ кристаллов Virtex.

“аблица 13. –азмер конфигурационной последовательности дл€ различных микросхем семейства Virtex

 ристалл

 онфигурационные биты

XCV50

559 200

XCV100

781 216

XCV150

1 040 096

XCV200

1 335 840

XCV300

1 751 808

XCV400

2 546 048

XCV600

3 607 968

XCV800

4 715 616

XCV1000

6 127 744

7.† ќбратное считывание

 онфигурационные данные, записанные в конфигурационной пам€ти FPGA, могут быть считаны обратно дл€ выполнени€ верификации. Ќар€ду с этими данными возможно обратное считывание содержимого всех триггеров/защелок, LUTRAMs, BlockRAMs. Ёта возможность используетс€ дл€ выполнени€ отладки проектов в реальном масштабе времени.

8. ’арактеристики микросхем семейства Virtex по посто€нному току

¬ “абл. 14 приведены максимально допустимые значени€ параметров микросхем семейства Virtex по посто€нному току.

“аблица 14. ƒиапазон максимально допустимых значений параметров микросхем семейства Virtex по посто€нному току

ќбозна-чение

ќписание

«начение

≈диница измерени€

Ќапр€жение питани€ €дра относительно GND

-0.5Е3.0

¬

Ќапр€жение питани€ выходных каскадов относительно GND

-0.5Е4.0

¬

¬ходное опорное напр€жение

-0.5Е3.6

¬

Ќапр€жение входного сиг-нала относительно GND

»спользу€

-0.5Е3.6

¬

Ќе использу€

-0.5Е5.5

¬

Ќапр€жение, прикладываемое к 3-стабильному выходу

-0.5Е5.5

¬

ћаксимальное врем€ нарастани€ напр€жени€ питани€ от 1 до 2.375 ¬

50

мс

“емпература хранени€ (окружающей среды)

-65Е+150

∞C

ћаксимальна€ температура припо€

+260

∞C

ћаксимальна€ рабоча€ температура контактов

+125

∞C

¬нимание! ѕревышение максимальных значений ведет к повреждению кристалла.

¬ “абл. 15 приведены рекомендуемые значени€ параметров микросхем семейства Virtex по посто€нному току.

“аблица 15. –екомендуемые значени€

ќбозна-чение

ќписание

«начени€

≈диница измерени€

min

max

Ќапр€жение питани€ €дра при C (коммерческое исполнение)

2.5 - 5%

2.5 + 5%

¬

Ќапр€жение питани€ €дра при C (промышленное исполнение)

2.5 Ц 5%

2.5 + 5%

¬

Ќапр€жение питани€ выходных каскадов при C (коммерческое исполнение)

1.4

3.6

¬

Ќапр€жение питани€ выходных каскадов при C (промышленное исполнение)

1.4

3.6

¬

¬рем€ передачи входного сигнала

250

нс

9.  орпуса

¬ “абл. 16 приведены комбинации: кристалл Virtex Ч корпус, и число пользовательских выводов дл€ каждой комбинации.

“аблица 16.  орпуса.

 орпус

ћаксимальное число пользовательских контактов

XCV50

XCV100

XCV150

XCV200

XCV300

XCV400

XCV600

XCV800

XCV1000

CS-144

94

94

TQ-144

98

98

PQ-240

166

166

166

166

166

HQ-240

166

166

166

BG-256

180

180

180

180

BG-352

260

260

260

BG-432

316

316

316

316

BG-560

404

404

404

404

FG-256

176

176

176

176

FG-456

260

284

312

FG-676

404

444

444

FG-680

512

512

512

10. ќбозначение микросхем семейства Virtex

—пособ обозначени€ микросхем семейства Virtex показан на –ис. 20.

ѕЋ»— семейства VirtexЩ 1. ќсобенности Х† ¬ысокопроизводительные,† большой† емкости,† программируемые пользователем логические† интегральные схемы с архитектурой FPGA (Field Programmable Gate Arrays): Ч емкость от 50  до 1ћ системных вент

 

 

 

¬нимание! ѕредставленный ƒиплом находитс€ в открытом доступе в сети »нтернет, и уже неоднократно сдавалс€, возможно, даже в твоем учебном заведении.
—оветуем не рисковать. ”знай, сколько стоит абсолютно уникальный ƒиплом по твоей теме:

Ќовости образовани€ и науки

«аказать уникальную работу

ѕохожие работы:

–емонт и регулировка мониторов дл€ компьютеров
–азработка блока управлени€ электромеханическим замком
ѕередающее устройство одноволоконной оптической сети
–азработка управлени€ тюнером спутникового телевидени€
—истема дистанционного контрол€ акустического окружени€ (шумомер)
Ёлектромагнитна€ совместимость сотовых сетей св€зи
 омплекс наземного слежени€ 1 119. ћодернизаци€ блока обработки сейсмосигнала
”ниверсальный регул€тор уровн€ воды
Ѕлок питани€ дл€ компьютера, мощностью 350¬т, форм-фактор ј“’
»сточник бесперебойного питани€ мощностью 600 ¬т

—вои сданные студенческие работы

присылайте нам на e-mail

Client@Stud-Baza.ru